Centre de développement FPGA Intel® Max® 10

Le centre de développement FPGA est organisé en étapes standard de l’industrie, ce qui vous fournit diverses ressources pour compléter votre conception Intel® FPGA. Chaque étape de conception est détaillée dans les sous-sections extensibles avec des liens qui vous permettent de sélectionner et de passer d’une série d’appareils de génération 10 à l’autre.

Centre de développement Intel Agilex® FPGA Centre de développement Intel® Stratix® 10 Centre de développement Intel® Arria® 10 ® Centre de développement Intel Cyclone 10 Centre de développement Intel® Max® 10

1. Informations sur l’appareil

Documentation

Guides de l’utilisateur / Présentation de l’appareil / Fiche technique de l’appareil / Notes d’application

Fiche technique de l’appareil FPGA Intel® MAX® 10

Guide de l’utilisateur de Intel MAX 10 Clocking et PLL

Intel MAX 10 Guide de l’utilisateur du convertisseur analogique-numérique

Présentation du périphérique Intel MAX 10 FPGA

Intel MAX 10 Guide de l’utilisateur des E/S à usage général

Guide de l’utilisateur des E/S LVDS Intel MAX 10 haute vitesse

Guide de l’utilisateur de la configuration FPGA Intel MAX 10

Guide de l’utilisateur de la gestion de l’alimentation Intel MAX 10

Guide de l’utilisateur de la mémoire embarquée Intel MAX 10

Architecture de l’appareil Intel MAX 10 FPGA

Guide de l’utilisateur de la mémoire Flash Intel MAX 10

Intel MAX 10 FPGA Signal Integrity Design Guidelines

Consignes de connexion des broches de la famille de périphériques FPGA Intel MAX 10

Intel MAX 10 FPGA Directives de conception

Guide de l’utilisateur Intel FPGA Parallel Flash Loader IP Core

Guide de l’utilisateur du cœur IP de mise à jour à distance d’Intel FPGAs

AN 286 : Mise en œuvre des pilotes LED dans la série Intel FPGAs MAX

AN 773 : Conception de référence Drive-On-Chip pour les appareils Intel MAX 10

AN 100 : Directives de programmabilité dans le système

AN 265 : Utilisation de la série Intel FPGAs MAX comme multiplicateur d’E/S par microcontrôleur

AN 294 : Matrices de commutation de point de croisement dans la série Intel FPGAs MAX

AN 425 : Utilisation de la solution STAPL de brouillage en ligne de commande pour la programmation de périphériques

AN 447 : Interfaçage de périphériques Intel FPGA avec des systèmes d’E/S LVTTL/LVCMOS 3,3/3,0/2,5 V

AN 486 : SPI vers I2C en utilisant la série Intel FPGAs MAX

AN 488 : Contrôleur de moteur pas à pas utilisant la série Intel FPGAs MAX

AN 490 : Intel série FPGAs MAX comme décaleurs de niveau de tension

AN 491 : Démarrage automatique de la séquence d’alimentation à l’aide d’Intel série FPGAs MAX

AN 492 : Interface CF+ utilisant la série Intel FPGAs MAX

AN 493 : Interface de jauge de batterie I2C utilisant la série Intel FPGAs MAX

AN 494 : Extension des broches GPIO à l’aide de l’interface de bus I2C dans la série Intel FPGAs MAX

AN 495 : Contrôleur IDE/ATA utilisant la série Intel FPGAs MAX

AN 496 : Utilisation du cœur IP de l’oscillateur interne

AN 498 : Clignotement des LED à l’aide du séquencement de l’alimentation dans la série Intel FPGAs MAX

AN 500 : Interface de mémoire Flash NAND avec Intel série FPGAs MAX

AN 501 : Modulation de largeur d’impulsion à l’aide de la série Intel FPGAs MAX

AN 502 : Mise en œuvre du contrôleur SMBus dans la série Intel FPGAs MAX

AN 509 : Multiplexage de périphériques SDIO à l’aide d’Intel série FPGAs MAX

AN 522 : Mise en œuvre de l’interface LVDS de bus dans les familles de périphériques Intel FPGA prises en charge

AN 630 : Pince ISP et ISP en temps réel pour Intel série FPGAs MAX

AN 631 : Remplacement des EEPROM série par la mémoire flash utilisateur dans la série Intel FPGAs MAX

AN 741 : Mise à niveau du système à distance pour les périphériques FPGA Intel MAX 10 via UART avec le processeur Nios® II

AN 752 : Guidelines for Handling Intel FPGAs Wafer Level Chip Scale Package (WLCSP)

AN 370 : Utilisation du chargeur flash série Intel FPGA avec le logiciel Intel® Quartus® Prime
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Exemples de conception

Intel MAX 10 exemples de design FPGA sur Design Store
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Formation et vidéos

Intégration d’un convertisseur analogique-numérique dans Intel MAX périphériques 10

Introduction à la conversion analogique-numérique sur les appareils Intel MAX 10

Introduction à la mise à niveau du système à distance sur les périphériques Intel MAX 10

Mise à niveau du système à distance sur les périphériques Intel® MAX® 10

Utilisation du kit d’outils ADC dans Intel MAX 10 appareils

Utilisation de la mémoire flash utilisateur Intel MAX 10 avec le processeur Nios II

Utilisation de la mémoire flash utilisateur Intel MAX 10

Intel MAX 10 FPGA vidéos
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Kits de développement

Guide de l’utilisateur du kit de développement FPGA Intel MAX 10

Guide de l’utilisateur du kit d’évaluation 10M50 Intel MAX FPGA 10

Guide de l’utilisateur du kit d’évaluation Intel MAX 10 FPGA (10M08S, 144-EQFP)
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Intel FPGA Wiki

Exemple d’opération de lecture IP flash sur puce Intel MAX 10
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2. Protocoles d’interface

Documentation

Guides de l’utilisateur / Présentation de l’appareil / Fiche technique de l’appareil
Interface de la mémoire externe

Guide de l’utilisateur de l’interface de la mémoire externe Intel MAX 10

Centre d’assistance IP pour les interfaces de mémoire externe
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Guides de l’utilisateur / Notes applicatives
Ethernet

Manuel d’utilisation du cœur IP Ethernet Intel FPGA triple vitesse
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Guides de l’utilisateur
DSP

Guide de l’utilisateur LDPC IP Core

Guide de l’utilisateur ALTERA_CORDIC cœur IP

Guide de l’utilisateur BCH IP Core

Guide de l’utilisateur FFT IP Core

Guide de l’utilisateur du FIR II IP Core

Guide de l’utilisateur Viterbi IP Core

guide de l’utilisateur turbo cœur IP

Guide d’utilisation du noyau IP Reed-Solomon à haute vitesse

Guide de l’utilisateur Reed-Solomon II IP Core

Guide de l’utilisateur du NCO IP Core

Guide de l’utilisateur du noyau IP du générateur de nombres aléatoires
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Guides de l’utilisateur
Intégré

Guide de l’utilisateur IP des périphériques embarqués
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Exemples de conception

Version

SDRAM DDR3 avec Board Test System Console

16.0

Conception DDR3 Intel MAX 10 avec fonctionnalité de débogage

16.0
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Notes de mise à jour

Intel FPGA IP Notes de version
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Formation et vidéos

Guide pour l’estimateur de spécifications de la nouvelle interface mémoire externe (EMIF)

Intel MAX 10 Directives de conception de l’interface mémoire externe (EMIF)

Intel MAX 10 : Implémentation et débogage de l’interface mémoire externe (partie 1)

Intel MAX 10 : implémentation et débogage de l’interface mémoire externe (partie 2)
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Intel FPGA Wiki

Exemple de conception - Intel MAX 10 DDR3 300 MHz UniPHY demi-taux x24
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3. Planification de la conception

Documentation

Guides de l’utilisateur / Présentation de l’appareil / Fiche technique de l’appareil

Guide de l’utilisateur de Platform Designer

DSP Builder for Intel FPGAs

Intel MAX 10 FPGA Directives de conception
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Exemples de conception

Conception de référence BluePrint Partie 1

Conception de référence BluePrint Partie 2
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Formation et vidéos

Conception de systèmes d’E/S rapides et faciles avec BluePrint

Présentation de BluePrint Platform Designer pour les conceptions d’interfaces de mémoire externe Partie 1 sur 2

Présentation de BluePrint Platform Designer pour les conceptions d’interfaces de mémoire externe Partie 2 de 2

AERP - Ressources Intel FPGAs EMIF (External Memory Interfaces) et outil de planification des broches

Gérez les E/S de l’appareil avec l’outil Pin Planner du logiciel Quartus II
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4. Saisie du design

Documentation

Le logiciel Intel Quartus Prime Pro Edition offre un synthétiseur mature qui vous permet d’entrer vos designs avec un maximum de flexibilité. Si vous débutez dans ces langages, vous pouvez utiliser des exemples en ligne ou des modèles intégrés pour démarrer.

Le logiciel Intel Quartus Prime Pro Edition propose des modèles Verilog et VHDL des structures fréquemment utilisées. Pour plus d’informations sur l’utilisation de ces modèles, reportez-vous à la section « Utilisation des modèles HDL fournis » du manuel Intel Quartus Prime Pro.

Guides de l’utilisateur / Présentation des appareils / Fiche technique / Livre blanc

Manuel Intel Quartus Prime Standard Edition Volume 1 Conception et synthèse

Livre de recettes de synthèse avancée

Application des avantages du réseau sur une architecture de puce à FPGA conception de systèmes
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Exemples de conception

Exemples de conception de Platform Designer

Exemple de conception de tutoriel Platform Designer Pro pour Intel® Arria® 10 FPGA

Exemple de conception de tutoriel Platform Designer pour Intel Arria 10 FPGA

Exemple de conception de tutoriel Platform Designer

Exemples VHDL

Exemples Verilog

Exemples de conception Quartus
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Formation et vidéos

Utilisation du logiciel Quartus Prime : Introduction

Introduction à Verilog HDL

Principes de base de Verilog HDL

Techniques de conception avancées de Verilog HDL

SystemVerilog avec le logiciel Quartus II

Notions de base sur VHDL

Introduction à Platform Designer

Platform Designer dans le logiciel Intel Quartus Prime Pro Edition

Création d’une conception système avec Platform Designer : mise en route

Utilisation de la synthèse Spectra-Q dans le logiciel Quartus Prime
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Téléchargements de logiciels

Centre de téléchargement pour toutes les versions du logiciel Intel Quartus Prime
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5. Simulation et vérification

Documentation

Guides de l’utilisateur / Présentation de l’appareil / Fiche technique de l’appareil / Notes d’application

Guide de l’utilisateur de Intel® Quartus® Prime Standard Edition : simulation tierce

Démarrage rapide de la simulation pour l’édition ModelSim-Intel FPGA

Simulation du modèle a8237 avec le logiciel Visual IP

Guide de l’utilisateur de Avalon® Verification IP Suite

Installation et licence du logiciel Intel FPGA

Simulation du modèle a8251 avec le logiciel Visual IP

Simulation du modèle a8259 avec le logiciel Visual IP

Simulation du modèle Reed-Solomon avec le logiciel Visual IP

Simulation du modèle turbo encodeur/décodeur avec le logiciel Visual IP

AN 811 : Utilisation du BFM Avery pour la simulation PCI Express Gen3x16 sur Intel® Stratix® périphériques 10

AN 720 : Simulation du bloc ASMI dans votre conception

AN 351 : Simulation de conceptions de processeurs Nios II

AN 508 : Directives de conception du bruit de commutation simultanée (SSN) Cyclone III

AN 585 : Débogage de simulation à l’aide de testbench Ethernet triple vitesse

Simuler des périphériques Intel FPGAs avec des modèles IBIS

Simuler des conceptions Intel FPGA
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Exemples de conception

Exemple de conception de Avalon Verification IP Suite
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Formation et vidéos

Conception avancée de systèmes à l’aide de Qsys : vérification du système avec la console système

Conception de systèmes avancés à l’aide de Qsys : simulation des composants et des systèmes

Suite de vérification Avalon

Générer un banc de test avec l’outil de simulation Intel FPGAs-ModelSim

Comment configurer des simulations RTL dans Quartus, Qsys et des simulateurs tiers

Ping Pong PHY DDR3 Simulation
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Intel FPGA Wiki

Simulation de conceptions avec des systèmes Qsys de niveau inférieur

Intel Arria 10 Guide de simulation EMIF

Directives de simulation DDR4

Exemple de banc d’essai DMA de chaînage plus simple
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Téléchargements de logiciels

Outils de développement Intel FPGA

Logiciels Intel Quartus
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6. Mise en œuvre et optimisation

Documentation

Guides de l’utilisateur / Présentation de l’appareil / Fiche technique de l’appareil
Guides de l’utilisateur du logiciel Intel® Quartus® Prime Pro et Standard
Intel® MAX® CPLD et FPGAs
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Formation et vidéos

Le logiciel Intel Quartus Prime : Foundation (formation virtuelle dirigée par un instructeur)

The Quartus Prime Software : Foundation (édition standard) (formation en ligne)
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7. Analyse du calendrier

Documentation

Guides de l’utilisateur / Présentation de l’appareil / Fiche technique de l’appareil / Notes d’application

Présentation de l’analyse de synchronisation

Manuel de référence des scripts Quartus II

Manuel de référence de l’API SDC et TimeQuest

Intel Quartus livre de recettes de l’analyseur Prime Timing

AN 366 : Comprendre la synchronisation de sortie des E/S pour les périphériques Intel FPGAs

AN 471 : Analyse FPGA PLL hautes performances avec TimeQuest

AN 433 : Contrainte et analyse des interfaces synchrones source

AN 775 : Directives de génération d’informations de synchronisation des E/S
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Exemples de conception

Exemples de conception d’analyseur de synchronisation
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Formation et vidéos

Premiers pas avec l’analyseur de synchronisation TimeQuest
Analyse de synchronisation du logiciel Intel® Quartus® Prime Pro – Partie 1 : Analyseur de synchronisation
Analyse de synchronisation du logiciel Intel® Quartus® Prime Pro – Partie 2 : Collections SDC
Analyse de synchronisation du logiciel Intel® Quartus® Prime Pro – Partie 3 : Contraintes d’horloge
Analyse de synchronisation du logiciel Intel® Quartus® Prime Pro – Partie 4 : Interfaces d’E/S
Analyse de synchronisation du logiciel Intel® Quartus® Prime Pro – Partie 5 : Exceptions de synchronisation
Analyse du calendrier : Conférence
Analyse du calendrier : laboratoires pratiques
Intel® FPGA Clôture du calendrier : Conférence
Intel® FPGA Fermeture du calendrier : laboratoire pratique
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Intel FPGA Wiki

Interfaces synchrones source entre Intel FPGAs

Analyse synchrone source avec TimeQuest

Contrainte des interfaces d’entrée Edge Aligned Source Synch dans TimeQuest

Contrainte des interfaces d’entrée synchrones source alignées au centre dans TimeQuest

Synchronisation DDR avec TimeQuest
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8. Débogage sur puce

Documentation

Guides de l’utilisateur / Présentation de l’appareil / Fiche technique de l’appareil / Notes d’application

Analyse et débogage des conceptions avec la console système

Guide de l’utilisateur du cœur IP Intel FPGAs Virtual JTAG (Intel FPGAs_virtual_jtag)

Débogage et analyse des performances du logiciel FPGA-Adaptive

System Trace Macrocell offre des avantages majeurs pour le débogage du système SoC hautes performances

Guide de l’utilisateur du câble de téléchargement USB Intel FPGA

Intel FPGA Download Cable II Guide de l’utilisateur

Guide de l’utilisateur du câble de communication EthernetBlaster

Prise en charge BSDL

AN 827 : Outil unifié pour générer des fichiers de programmation

AN 323 : Utilisation des analyseurs logiques embarqués SignalTap II dans les systèmes SOPC Builder, fichiers de conception

AN 446 : Débogage des systèmes Nios II avec l’analyseur logique SignalTap II

AN 799 : Débogage rapide de conception Intel Arria 10 à l’aide de Signal Probe et recompilation rapide

AN 693 : Débogage matériel à distance sur TCP/IP pour SoC Intel FPGAs

AN 541 : Guide de débogage matériel SerialLite II

AN 543 : Débogage Nios II logiciel à l’aide du débogueur Lauterbach

AN 585 : Débogage de simulation à l’aide de testbench Ethernet triple vitesse

AN 624 : Débogage avec la console système sur TCP/IP
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Formation et vidéos

Débogage de l’intégrité de la chaîne JTAG

Débogage sur puce de l’IP des interfaces mémoire dans les périphériques Intel Arria 10

Présentation du matériel SoC : gestion du système, débogage et périphériques à usage général

Les outils de débogage du logiciel Quartus

Outil de débogage de chaîne JTAG

Quartus dans les sources et sondes système flux de débogage

Console U-Boot et débogage FDT

Configuration et débogage des licences flottantes Quartus

Visionneuses de netlist Quartus II : outils d’aide à l’analyse et au débogage de vos conceptions

Débogage du capteur de température Intel Arria 10

Utilisation du processeur Soft Nios pour déboguer Intel Arria 10 interfaces de mémoire externe

Comment déboguer Intel FPGAs problème de synchronisation de liaison Ethernet triple vitesse

Écoute rapide du signal avec SignalProbe dans le logiciel Intel FPGAs Quartus II

Comprendre et utiliser USB Blaster et JTAG pour configurer Intel FPGAs

Exécution du préchargeur SoC avec le débogueur ARM* DS-5*

Intel FPGAs émetteur-récepteur en bouclage avec sources et sondes dans le système

Techniques de débogage pour les systèmes bare metal basés sur Qsys et Nios
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Intel FPGA Wiki

Déboguer des applications

Cartes mères et kits de développement

Liste de contrôle du débogage du DisplayPort MegaCore

Console système

Liste de contrôle du débogage MAC Ethernet 10G à faible latence

Liste de contrôle du débogage du MegaCore SDI II

Liste de contrôle du débogage du MAC Ethernet 10 Gbit/s

Intel Arria 10 Interface graphique de débogage EMIF

Intel Arria 10 Débogage de plusieurs EMIF
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Téléchargements de logiciels
Logiciel Intel Quartus Prime
Centre d’assistance sur les licences Intel® FPGA
Questions et réponses sur les licences

Informations sur les pilotes de câbles et d’adaptateurs
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