Centre d’assistance pour la configuration des périphériques
Le Centre d’assistance pour la configuration des périphériques fournit de la documentation et des formations pour sélectionner une conception et mettre en œuvre des fonctionnalités de configuration.
Le Centre d’assistance pour la configuration des appareils fournit des ressources pour les appareils Agilex™ 7, Agilex™ 5, Stratix® 10, Arria® 10 et Cyclone® 10.
Vous trouverez des informations sur la sélection, la conception et la mise en œuvre de schémas de configuration et de fonctionnalités. Il existe également des instructions sur la façon de faire apparaître votre système et de déboguer les liens de configuration. Cette page est organisée en catégories qui s’alignent sur le flux de conception d’un système de configuration du début à la fin.
Bénéficiez d’une assistance supplémentaire pour le parcours guidé d’architecture système Agilex™ 7 et le parcours guidé d’architecture système Agilex™ 5, des parcours guidés étape par étape pour les flux de développement standard faisant apparaître les ressources et la documentation critiques clés.
Pour les autres appareils, recherchez à partir des liens suivants : documentation, cours de formation, vidéos FPGA rapides, exemples de conception FPGA et FPGA base de connaissances.
1. Détails de configuration spécifiques à l’appareil
Tableau 1 : schéma de configuration et présentation des fonctionnalités
| Schémas de configuration de | la famille d’appareils | Fonctionnalités de configuration | |||||||
|---|---|---|---|---|---|---|---|---|---|
Schéma |
Largeur des données |
Fréquence d’horloge maximale |
Débit de données maximal |
Sécurité de conception |
Reconfiguration partielle (2) |
Mise à jour du système à distance |
Perturbations d’événement unique |
Configuration via le protocole |
|
| Agilex™ 7 | Avalon® Streaming | 32 bits |
125 MHz | 4000 Mbit/s | √ | √ | Noyau IP du chargeur Flash parallèle II | √ | N/A |
| 16 bits | 125 MHz | 2000 Mbit/s |
√ | √ | |||||
| 8 bits | 125 MHz | 1000 Mbit/s | √ | √ | |||||
| Série active (AS) | 4 bits | 166(1) MHz | 664 Mbit/s |
√ | √ | √ | √ | √ | |
| JTAG | 1 bit | 30 MHz | 30 Mbit/s | √ | √ | N/A | √ | N/A | |
| Agilex™ 5 | Avalon® Streaming | 16 bits | 125 MHz | 2000 Mbit/s |
√ | √ | Noyau IP du chargeur Flash parallèle II | √ | N/A |
| 8 bits | 125 MHz | 1000 Mbit/s | √ | √ | |||||
| Série active (AS) | 4 bits | 166(1) MHz | 664 Mbit/s | √ | √ | √ | √ | √ | |
| JTAG | 1 bit | 30 MHz | 30 Mbit/s | √ | √ | N/A | √ | N/A | |
Stratix® 10 |
Avalon®-ST |
32 bits |
125 MHz |
4000 Mbit/s |
√ |
√ |
Noyau IP du chargeur Flash parallèle II |
√ |
N/A |
16 bits |
125 MHz |
2000 Mbit/s |
√ |
√ |
|||||
8 bits |
125 MHz |
1000 Mbit/s |
√ |
√ |
|||||
Série active (AS) |
4 bits |
125(1) MHz |
500 Mbit/s |
√ |
√ |
√ |
√ |
√ |
|
JTAG |
1 bit |
30 MHz |
30 Mbit/s |
√ |
√ |
N/A |
√ |
N/A |
|
Arria® 10 |
Configuration via HPS |
32 bits |
100 MHz |
3 200 Mbit/s |
√ |
√ |
via HPS |
√ |
N/A |
16 bits |
100 MHz |
1 600 Mbit/s |
√ |
||||||
Parallèle passif rapide (FPP) |
32 bits |
100 MHz |
3 200 Mbit/s |
√ |
√ |
Noyau IP du chargeur Flash parallèle |
√ |
N/A |
|
16 bits |
100 MHz |
1 600 Mbit/s |
√ |
||||||
8 bits |
100 MHz |
800 Mbit/s |
√ |
||||||
Série active (AS) |
4 bits |
100 MHz |
400 Mbit/s |
√ |
√(3) |
√ |
√ |
√ |
|
1 bit |
100 MHz |
100 Mbit/s |
√ |
||||||
Série passive (PS) |
1 bit |
100 MHz |
100 Mbit/s |
√ |
√(3) |
Noyau IP du chargeur Flash parallèle |
√ |
N/A |
|
JTAG |
1 bit |
33 MHz |
33 Mbit/s |
|
√(3) |
N/A |
√ |
N/A |
|
Cyclone® 10 GX |
Parallèle passif rapide (FPP) |
32 bits |
100 MHz |
3 200 Mbit/s |
√ |
√ |
Noyau IP du chargeur Flash parallèle |
√ |
N/A |
16 bits |
100 MHz |
1 600 Mbit/s |
√ |
||||||
8 bits |
100 MHz |
800 Mbit/s |
√ |
||||||
Série active (AS) |
4 bits |
100 MHz |
400 Mbit/s |
√ |
√(3) |
√ |
√ |
√ |
|
1 bits |
100 MHz |
100 Mbit/s |
√ |
||||||
Série passive (PS) |
1 bit |
100 MHz |
100 Mbit/s |
√ |
√(3) |
Noyau IP du chargeur Flash parallèle |
√ |
N/A |
|
JTAG |
1 bit |
33 MHz |
33 Mbit/s |
N/A |
√(3) |
N/A |
√ |
N/A |
|
Cyclone® 10 basse consommation |
Parallèle passif rapide (FPP) |
8 bits |
66(4)/100(6) MHz |
528(4)/800(6) Mbit/s |
N/A |
N/A |
Noyau IP du chargeur Flash parallèle |
√ |
N/A |
Série passive (PS) |
1 bit |
66(4)/133(5) MHz |
66(4)/133(5) Mbit/s |
N/A |
N/A |
Noyau IP du chargeur Flash parallèle |
√ |
N/A |
|
Série active (AS) |
1 bit |
40 MHz |
40 Mbit/s |
N/A |
N/A |
√ |
√ |
N/A |
|
JTAG |
1 bit |
25 MHz |
25 Mbit/s |
N/A |
N/A |
N/A |
√ |
N/A |
|
Notes:
|
|||||||||
2. Schémas de configuration et IP
Guides de l’utilisateur de la configuration
Appareils Agilex™ 7
Appareils Agilex™ 5
Stratix 10® périphériques
Configuration via HPS
Configurer la partie FPGA du périphérique SoC à l’aide du système de processeur dur (HPS)
Appareils Agilex™ 7
Appareils Agilex™ 5
Stratix® 10 périphériques
- Guide de l’utilisateur du démarrage FPGA SoC Stratix® 10
- Manuel de référence technique du système de processeur dur Stratix® 10
Arria® 10 appareils
Parallèle passif rapide
Arria® 10 appareils
Cyclone® 10 périphériques GX
Cyclone® 10 périphériques LP
Ressources additionnelles:
Série active
Appareils Agilex™ 7
Appareils Agilex™ 5
Stratix® 10 périphériques
Arria® 10 appareils
Cyclone® 10 périphériques GX
Cyclone® 10 périphériques LP
Ressources additionnelles:
AN 370 : Utilisation du cœur IP du chargeur flash série FPGA avec le logiciel Quartus® Prime
Série passive
Arria® 10 périphériques GX
Cyclone® 10 périphériques GX
Cyclone® 10 périphériques LP
Ressources additionnelles:
JTAG
Appareils Agilex™ 7
Appareils Agilex™ 5
Stratix® 10 périphériques
Arria® 10 appareils
Cyclone® 10 périphériques GX
Cyclone® 10 périphériques LP
Ressources additionnelles:
- Informations sur les pilotes de câbles et d’adaptateurs
- AN 425 : Utilisation de la solution STAPL de brouillage en ligne de commande pour la programmation de périphériques
- Prise en charge de la programmation pour le langage Jam STAPL
- AN 414 : Le pilote logiciel JRunner : une solution embarquée pour la configuration JTAG PLD
3. Fonctionnalités de configuration avancées
Sécurité de l’appareil
Appareils Agilex™ 7
Stratix® 10 périphériques
Arria® 10 appareils
Cyclone® 10 périphériques GX
Ressources additionnelles:
Reconfiguration partielle
Appareils Agilex™ 7
Appareils Agilex™ 5
Stratix® 10 périphériques
- Guide de l’utilisateur IP des solutions de reconfiguration partielle
- AN 825 : Reconfiguration partielle d’une conception sur Stratix® carte de développement FPGA 10 GX
- AN 826 : Tutoriel de reconfiguration partielle hiérarchique pour carte de développement FPGA Stratix® 10 GX
- AN 818 : Tutoriel de reconfiguration partielle de mise à jour statique pour la carte de développement FPGA Stratix® 10 GX
- AN 819 : Reconfiguration partielle sur la conception de référence PCI Express* pour les périphériques Stratix® 10
- AN 820 : Reconfiguration partielle hiérarchique sur la conception de référence PCI Express pour les périphériques Stratix® 10
Arria® 10 appareils
- Guide de l’utilisateur IP des solutions de reconfiguration partielle
- Arria® 10 : Initialisation et reconfiguration partielle via le guide d’utilisation du protocole
- AN 817 : Tutoriel de reconfiguration partielle de mise à jour statique pour la carte de développement FPGA Arria® 10 GX
- AN 798 : Reconfiguration partielle avec le Arria® 10 HPS
- AN 797 : Reconfiguration partielle d’une conception sur Arria® carte de développement FPGA 10 GX
- AN 784 : Reconfiguration partielle sur la conception de référence PCI Express pour les périphériques Arria® 10
- AN 805 : Reconfiguration partielle hiérarchique d’une conception sur la carte de développement SoC Arria® 10
- AN 806 : Tutoriel de reconfiguration partielle hiérarchique pour carte de développement FPGA Arria® 10 GX
- AN 813 : Reconfiguration partielle hiérarchique sur la conception de référence PCI Express pour les périphériques Arria® 10
Cyclone® 10 périphériques GX
Ressources additionnelles:
- Guide d’utilisation de Quartus® Prime Pro Edition : reconfiguration partielle
- Guide d’utilisation de Quartus® Prime Standard Edition : reconfiguration partielle
- Page d’assistance pour la reconfiguration partielle
- Guide d’utilisation de Quartus® Prime Standard Edition : reconfiguration partielle FPGA IP
- Guide de l’utilisateur du cœur IP de reconfiguration partielle
Mise à niveau du système à distance
Appareils Agilex™ 7
Appareils Agilex™ 5
Stratix® 10 périphériques
- Guide de configuration Stratix® 10
- Exemple de script Tcl
- Guide de l’utilisateur de la mise à jour du système à distance (RSU) Stratix® 10 SoC
Arria® 10 appareils
Cyclone® 10 périphériques GX
Cyclone® 10 périphériques LP
Ressources additionnelles:
Atténuation des perturbations en cas d’événement unique (SEU)
Appareils Agilex™ 7
Appareils Agilex™ 5
Stratix® 10 périphériques
Arria® 10 appareils
- Manuel d’infrastructure Arria® 10 cœurs et d’E/S à usage général
- AN 737 : Détection et récupération SEU dans les périphériques Arria® 10
- Atténuation des perturbations liées à un événement unique sur les périphériques Arria® 10 (vidéo)
Cyclone® 10 périphériques GX
Cyclone® 10 périphériques LP
Ressources additionnelles:
- Introduction aux perturbations à événement unique
- Guide de l’utilisateur avancé de détection SEU FPGA IP
- Guide de l’utilisateur du cœur IP d’injection de FPGA de fautes
- Comprendre les interruptions fonctionnelles à événement unique dans les conceptions FPGA
- Atténuation SEU dans les périphériques FPGA : étiquetage hiérarchique (vidéo)
Configuration via le protocole (CvP)
Configuration via la page d’assistance du protocole
Appareils Agilex™ 7
Appareils Agilex™ 5
Stratix® 10 périphériques
Arria® 10 appareils
- Arria® 10 Guide de l’utilisateur de l’initialisation et de la reconfiguration partielle sur PCI Express*
- Code du pilote logiciel
Cyclone® 10 périphériques GX
IP d’accès Flash
Appareils Agilex™ 7
- Guide de l’utilisateur du client FPGA de l’IP du client de boîte aux lettres
- Guide de l’utilisateur de la FPGA IP du client ST Avalon boîte aux lettres
- AN 932 : Directives de migration Flash Access des périphériques basés sur des blocs de contrôle vers les périphériques SDM
Appareils Agilex™ 5
Stratix® 10 périphériques
- Guide de l’utilisateur du client FPGA de l’IP du client de boîte aux lettres
- Guide de l’utilisateur du client FPGA IP de Serial Flash Mailbox
- AN 932 : Directives de migration Flash Access des périphériques basés sur des blocs de contrôle vers les périphériques SDM
Arria® 10 appareils
- Guide de l’utilisateur de l’interface Flash série générique FPGA cœur IP
- Guide de l’utilisateur du cœur IP FPGA parallèle ASMI (Active Serial Memory Interface)
- Guide de l’utilisateur du cœur IP Parallel II FPGA de l’interface de mémoire série active (ASMI)
- AN 720 : Simulation du bloc ASMI dans votre conception
Cyclone® 10 périphériques GX
- Guide de l’utilisateur de l’interface Flash série générique FPGA cœur IP
- Guide de l’utilisateur de l’interface ASMI (Active Serial Memory Interface) Parallel I FPGA IP Core
- Guide de l’utilisateur du cœur IP Parallel II FPGA de l’interface de mémoire série active (ASMI)
- AN 720 : Simulation du bloc ASMI (Active Serial Memory Interface) dans votre conception
Cyclone® 10 périphériques LP
- Guide de l’utilisateur de l’interface Flash série générique FPGA cœur IP
- Guide de l’utilisateur du cœur IP FPGA parallèle ASMI (Active Serial Memory Interface)
- Guide de l’utilisateur du cœur IP Parallel II FPGA de l’interface de mémoire série active (ASMI)
- AN 720 : Simulation du bloc ASMI (Active Serial Memory Interface) dans votre conception
IP d’identification de la puce
Appareils Agilex™ 7
- Guide de l’utilisateur du client FPGA de l’IP du client de boîte aux lettres
- Guide de l’utilisateur de la FPGA IP du client ST Avalon boîte aux lettres
Appareils Agilex™ 5
Stratix® 10 périphériques
Arria® 10 appareils
Cyclone® 10 périphériques GX
4. Flux de conception logicielle Quartus® Prime
Tableau 2 : configuration du périphérique et flux de génération des fichiers de programmation
| Description du sujet | |
|---|---|
| Paramètres généraux |
|
| Paramètre de configuration |
|
| Paramètre des fichiers de programmation |
|
| Autres fonctionnalités avancées facultatives |
|
| Générer des fichiers de configuration et de programmation |
|
Où puis-je trouver des informations sur les paramètres de configuration de l’appareil et la génération des fichiers de configuration et de programmation ?
Appareils Agilex™ 7
Appareils Agilex™ 5
Stratix® 10 périphériques
Arria® 10 appareils
Cyclone® 10 périphériques GX
Cyclone® 10 périphériques LP
5. Conception de la carte
Où puis-je trouver des informations sur les directives de conception de la configuration de l’appareil ?
Appareils Agilex™ 7
Appareils Agilex™ 5
- Directives de conception des appareils : Agilex™ 5 FPGAs et SoC
- Guide de migration des appareils Cyclone® V vers Agilex™ 5
Stratix® 10 périphériques
Arria® 10 appareils
- AN 738 : Directives de conception des appareils Arria® 10
- AN 763 : Directives de conception des appareils SoC Arria® 10
Cyclone® 10 périphériques GX
Où puis-je trouver des informations sur les consignes de connexion des broches de configuration ?
Appareils Agilex™ 7
Appareils Agilex™ 5
Stratix® 10 périphériques
Arria® 10 appareils
Cyclone® 10 périphériques GX
Cyclone® 10 périphériques LP
Où puis-je trouver des informations sur les spécifications de configuration ?
La spécification de configuration dans la fiche technique de l’appareil spécifie les spécifications suivantes :
- Spécifications de synchronisation des broches de contrôle de configuration
- Spécifications de synchronisation/performances pour chacun des schémas de configuration pris en charge
- Taille du flux de bits de configuration
Appareils Agilex™ 7
Appareils Agilex™ 5
Stratix® 10 périphériques
Arria® 10 appareils
- Fiche technique de l’appareil Arria® 10
- Manuel d’infrastructure Arria® 10 cœurs et d’E/S à usage général
Cyclone® 10 périphériques GX
- Fiche technique de l’appareil Cyclone® 10 GX
- Manuel d’E/S à usage général et de la structure centrale Cyclone® 10 GX
Cyclone® 10 périphériques LP
6. Débogage
L’outil de débogage de configuration vous aide à déboguer les problèmes de programmation et de configuration. Cet outil est pris en charge dans le programmeur Quartus® Prime Pro Edition à partir de la version 21.3.
AN 955 : Outil de débogueur de configuration du programmeur
Utilitaire de résolution des problèmes de configuration FPGA
Outil de débogage de la console système FPGA Agilex™ 7 et Stratix® 10 utilisant JTAG
Stratix® 10 FPGA SDM Debug Toolkit vous aide à déboguer vos problèmes de configuration.
- Il est disponible dans le logiciel Quartus Prime Pro Edition v18.1 et plus.
Vous recherchez un outil pour déboguer les échecs de configuration / la sécurité de conception / le contrôle de redondance cyclique (CRC) de détection des erreurs sur les périphériques Arria® 10 ?
- Pour obtenir cet outil de diagnostic de configuration, veuillez contacter votre représentant commercial Altera.
Vous pouvez utiliser cet utilitaire de résolution des problèmes ou cette analyse d’arbre d’erreurs pour identifier les causes possibles des échecs de configuration.
- Utilitaire de résolution des problèmes de configuration FPGA
- Analyse de l’arbre d’erreurs de configuration
Solution basée sur les connaissances
Accédez à la base de connaissances, entrez les mots-clés du problème que vous rencontrez pour trouver la solution.
Périphériques de configuration
Tableau 3 : périphériques de configuration FPGA
| Famille de périphériques de configuration | Compatibilité | de la | tension | FPGA de la famille de produits de la famille de périphériques de configuration |
|---|---|---|---|---|
| EPCQ-A† | 4 Mo - 32 Mo | SOIC 8 broches | 3,3 V | Compatible avec les familles Stratix® V, Arria® V, Cyclone® V, Cyclone® 10 LP et antérieures FPGA. |
| EPCQ-A† | 64 Mo - 128 Mo | SOIC 16 broches | 3,3 V | Compatible avec les familles Stratix® V, Arria® V, Cyclone® V, Cyclone® 10 LP et antérieures FPGA. |
| Remarques : † famille EPCQ-A est prise en charge à partir du logiciel Quartus® Prime Standard Edition v17.1. Pour la prise en charge des familles de produits pour les familles héritées non incluses dans la version 17.1, déposez une demande de service. Voir aussi Périphériques de configuration. | ||||
Tableau 4 : périphériques de configuration tiers pris en charge
| FPGA | fournisseur | Numéro de référence | Adressage des octets | Paramètres de l’horloge factice | Flash permanent compatible avec quatre ? | Catégorie d’assistance | ||
|---|---|---|---|---|---|---|---|---|
| Préfixe | Suffixe | ASx1 | ASx4 | |||||
| Agilex™ 7 | Micron | MT25QU128 | ABA8E12-0AAT | 3 octets(1) | N/A | Remarque (14) | N°(6) | Altera testé et pris en charge |
| MT25QU256 | ABA8E12-0AAT | |||||||
| MT25QU512 | ABB8E12-0AAT | |||||||
| MT25QU01G | BBB8E12-0AAT | |||||||
| MT25QU02G | CBB8E12-0AAT | |||||||
| Macronix(10) | MX25U12835F | XDI-10G | 3 octets(1) | N/A | Remarque (14) | N°(6) | Altera testé et pris en charge | |
| MX25U25643G | XDI00 | connu pour travailler(13) | ||||||
| MX25U25645G | XDI00 | Altera testé et pris en charge | ||||||
| MX25U51245G | XDI00 | |||||||
| MX66U1G45G | XDI00 | |||||||
| MX66U2G45G | XRI00 | |||||||
| ISSI (en anglais seulement) | IS25WP256E | -RHLE | 3 octets(1) | N/A | Remarque (14) | N°(6) | connu pour travailler(13) | |
| IS25WP512M | -RHLE | |||||||
| IS25WP01G | -RHLE(22) | |||||||
| Gigadevice | GD25LB512ME | FRRY(23) | 3 octets(1) | N/A | Remarque (14) | N°(6) | connu pour travailler(13) | |
| GD25LT512ME | BIRY(23) | |||||||
| GD55LB01GE | BIRY(23) | |||||||
| GD55LT01GE | FRRY(23) | |||||||
| GD55LB02GE | BIR(23) | |||||||
| Winbond | W25Q512NW | FIA(23) | 3 octets(1) | N/A | Remarque (14) | N°(6) | connu pour travailler(13) | |
| W25Q02NW | À confirmer | connu pour travailler(11) | ||||||
| W25Q01NW | À confirmer | |||||||
| Agilex™ 5 | Les appareils Agilex™ 5 prennent en charge les contrôleurs flash QSPI génériques capables de prendre en charge tous les périphériques flash Quad SPI répondant aux deux critères suivants.
Altera vous recommande d’utiliser les périphériques Flash QSPI de Micron*, Macronix* et ISSI*. Le périphérique quad SPI qui répond aux deux critères ci-dessus est pris en charge par Quartus Programming File Generator Tools et Quartus Programmer version 24.1 Pro Edition ou des versions plus récentes. Pour plus d’informations, reportez-vous au Guide de l’utilisateur de la configuration de l’appareil : Agilex™ 5 FPGAs et SoC. |
|||||||
| Stratix® 10 | Micron | MT25QU128 | ABA8ESF-0SIT | 3 octets(1) | N/A | Remarque (14) | N°(6) | connu pour travailler(11) |
| MT25QU256 | ABA8E12-1SIT | |||||||
| MT25QU512 | ABB8ESF-0SIT | |||||||
| MT25QU01G | BBB8ESF-0SIT | AlteraTesté et pris en charge | ||||||
| MT25QU02G | CBB8E12-0SIT | connu pour travailler(11) | ||||||
| Macronix(10) | MX25U12835F | MI-100 | 3 octets(1) | N/A | Remarque (14) | N°(6) | connu pour travailler(11) | |
| MX25U25643G | XDI00 | connu pour travailler(13) | ||||||
| MX25U25645G | XDI00 | |||||||
| MX25U51245G | XDI00 | |||||||
| MX66U51235F | XDI-10G | connu pour travailler(11) | ||||||
| MX66U1G45G | XDI00 | |||||||
| MX66U2G45G | XRI00 | Altera testé et pris en charge | ||||||
| ISSI (en anglais seulement) | IS25WP256E | -RHLE | 3 octets(1) | N/A | Remarque (14) | N°(6) | connu pour travailler(13) | |
| IS25WP512M | -RHLE | |||||||
| IS25WP01G | -RILE(22) | |||||||
| Gigadevice | GD25LB512ME | FRRY(23) | 3 octets(1) | N/A | Remarque (14) | N°(6) | connu pour travailler(13) | |
| GD25LT512ME | BIRY(23) | |||||||
| GD55LB01GE | BIRY(23) | |||||||
| GD55LT01GE | FRRY(23) | |||||||
| GD55LB02GE | BIR(23) | |||||||
| Winbond | W25Q512NW | FIA(23) | 3 octets(1) | N/A | Remarque (14) | N°(6) | connu pour travailler(13) | |
| W25Q02NW | À confirmer | connu pour travailler(11) | ||||||
| W25Q01NW | À confirmer | |||||||
| Arria® 10, Cyclone® 10 GX | Micron | MT25QU256 | ABA8E12-1SIT | 4 octets(4) | 10(4) | 10(4) | N°(6) | connu pour travailler(11) |
| MT25QU512 | ABB8ESF-0SIT | connu pour travailler(13) | ||||||
| MT25QU512 | ABB8E12-0SIT | connu pour travailler(12) | ||||||
| MT25QL512 | ABA8ESF-0SIT | |||||||
| MT25QL512 | ABB8ESF-0SIT | |||||||
| MT25QU01G | BBB8ESF-0SIT | connu pour travailler(13) | ||||||
| MT25QU01G | BBB8E12-0SIT | connu pour travailler(12) | ||||||
| MT25QU01G | BBA8E12-0SIT | |||||||
| MT25QU02G | CBB8E12-0SIT | connu pour travailler(13) | ||||||
| Macronix | MX25U256 | 45GXDI54(3) | 4 octets(5) | 10(5) | 10(5) | Oui(6) | connu pour travailler(11) | |
| MX25U512 | 45GXDI54(3) | |||||||
| MX25U512 | 45GMI00(18) | 3 octets(1) | 8(1) | 6(1) | N°(6) | connu pour travailler(12) | ||
| MX66L512 | 35FMI-10G(19) | |||||||
| MX66U1G | 45GXDI54(3) | 4 octets(5) | 10(5) | 10(5) | Oui(6) | connu pour travailler(11) | ||
| MX66L1G | 45GMI-10G(20) | 3 octets(1) | 8(1) | 6(1) | N°(6) | connu pour travailler(12) | ||
| MX66U2G | 45GXRI54(3) | 4 octets(5) | 10(5) | 10(5) | Oui(6) | connu pour travailler(11) | ||
| Cypress/Infineon | S25FS512 | SDSBHV210 | 3 octets(1)(2) | 8(1) | 6(1) | N°(6) | connu pour travailler(12) | |
| S25FL512(25) | AGMFI011 | |||||||
| S70FL01G(25) | SAGMFI011 | |||||||
| Cyclone® V, Cyclone® V SoC, Arria® V, Arria® V SoC, Stratix® V | Micron | MT25QL128 | ABA8ESF-0SIT | 3 octets(1) | 12(4) | 12(4) | N°(6) | connu pour travailler(13) |
| MT25QU128 | ABA8ESF-0SIT | 3 octets(1) | 10(1) | 10(1) | N°(6) | connu pour travailler(12) | ||
| MT25QU256 | ABA8ESF-0SIT | |||||||
| MT25QL256 | ABA8ESF-0SIT | 4 octets(4) | 4(4) | 10(4) | N°(6) | connu pour travailler(13) | ||
| MT25QL512 | ABB8ESF-0SIT | |||||||
| MT25QL512 | ABA8ESF-0SIT | 3 octets(1) | 10(1) | 10(1) | N°(6) | connu pour travailler(12) | ||
| MT25QL01G | BBB8ESF-0SIT | 4 octets(4) | 4(4) | 10(4) | N°(6) | connu pour travailler(13) | ||
| MT25QL02G | CBB8E12-0SIT | connu pour travailler(11) | ||||||
| Macronix | MX25L128 | 33FMI-10G(15) | 3 octets(1)(2) | 8(1) | 6(1) | N°(6) | connu pour travailler(13) | |
| MX25L256 | 45GMI-08G(16) | |||||||
| MX25L256 | 35FMI-10G(16) | connu pour travailler(12) | ||||||
| MX25L512 | 45GMI-08G(15) | connu pour travailler(13) | ||||||
| MX66L512 | 35FMI-10G(15) | connu pour travailler(12) | ||||||
| MX25U512 | 45GMI00(16) | |||||||
| MX25U512 | 45GXDI00(16) | |||||||
| MX66L1G | 45GMI-10G(16) | |||||||
| MX66U2G | 45GXR100(15) | |||||||
| Cypress/Infineon | S25FL128(25) | SAGMFI000 | 3 octets(1)(2) | 8(1) | 6(1) | N°(6) | connu pour travailler(13) | |
| S25FL256(25) | SAGMFI000 | |||||||
| S25FL512(25) | SAGMFI010 | |||||||
| S25FL512(25) | SAGMFIG11 | connu pour travailler(12) | ||||||
| S70FL01G(25) | SAGMFI011(17) | |||||||
| Gigadevice | GD25Q127 | FCIE(15) | 3 octets(1)(2) | 8(1) | 4(1) | N°(6) | connu pour travailler(12) | |
| GD25Q256 | DFIG(15) | |||||||
| Cyclone® 10 basse consommation | Micron | MT25QL128 | ABA8ESF-0SIT | 3 octets(1)(2) | 8(1) | N/A | N°(6) | connu pour travailler(11) |
| MT25QL256 | ABA8ESF-0SIT | |||||||
| MT25QL512 | ABB8ESF-0SIT | |||||||
| MT25QL01G | BBB8ESF-0SIT | |||||||
| MT25QL02G | CBB8E12-0SIT | |||||||
| Macronix | MX25L128 | 33FMI-10G | 3 octets(1)(2) | 8(1) | N/A | N°(6) | connu pour travailler(11) | |
| MX25L256 | 45GMI-08G | |||||||
| MX25L512 | 45GMI-08G | |||||||
| Cypress/Infineon | S25FL128(25) | SAGMFI000 | 3 octets(1)(2) | 8(1) | N/A | N°(6) | connu pour travailler(11) | |
| S25FL256(25) | SAGMFI000 | |||||||
| S25FL512(25) | SAGMFI0I0 | |||||||
Le tableau 3 montre les critères des périphériques de configuration tiers pris en charge par Quartus Convert Programming File Tools/Programming File Generator et Quartus Programmer version 21.3 Pro Edition et 20.1 Standard Edition. Altera testées et prises en charge : ces appareils sont soumis à des tests de régression avec des outils FPGA et leur utilisation est entièrement prise en charge par le support technique FPGA Altera. Connus pour fonctionner : Ces appareils sont pris en charge par Quartus Convert Programming File Tools ou Programming File Generator Tools et Quartus Programmer version 21.3 Pro Edition ou 20.1 Standard Edition ou des versions plus récentes. Pour les périphériques qui ne sont pas explicitement répertoriés dans la liste Périphérique de configuration des outils du Générateur de fichiers de programmation, vous pouvez définir un périphérique personnalisé à l’aide des options de menu disponibles. |
||||||||
Notes:
- Utilisation du paramètre par défaut des périphériques de configuration.
- Lors de la mise à niveau du système à distance, l’adresse de démarrage des images doit être définie dans les 128 Mo premiers.
- Arria® périphériques GX 10 et Cyclone® 10 prennent uniquement en charge les périphériques de configuration Macronix avec les numéros de référence MX25U25645GXDI54, MX25U51245GXDI54, MX66U1G45GXDI54, MX66U2G45GXRI54.
- Quartus Programmer définit le registre de configuration non volatile pendant l’opération de programmation. L’utilisateur doit définir le registre manuellement s’il utilise un programmeur tiers.
- La configuration des périphériques est permanente à cette valeur, l’utilisateur n’a pas la possibilité de modifier ce paramètre.
- Quartus Programmer émet une commande pour activer le mode quadruple.
- Ces périphériques de configuration ne sont pas pris en charge par les anciens cœurs IP ASMI Parallel I FPGA et ASMI Parallel II FPGA IP. Pour la nouvelle conception, veuillez vous référer à l’interface Flash série générique FPGA cœur IP.
- AS x 1 - Prise en charge de la configuration série active de 1 bit de largeur de données
- AS x 4 - Prise en charge du schéma de configuration série actif de 4 bits de largeur de données
- Les appareils Agilex™ 7 et Stratix® 10 ne prennent pas en charge les périphériques de configuration Macronix avec les références MX25U25645GXDI54, MX25U51245GXDI54, MX66U1G45GXDI54 et MX66U2G45GXRI54.
- Testé avec FPGA configuration.
- Testé avec HPS.
- Testé avec FPGA configuration et HPS.
- FPGA ROM d’amorçage effectue une opération de lecture normale pour charger le microprogramme qui est la partie initiale du flux binaire. Une fois le microprogramme chargé, elle lit le tableau SFDP (Serial Flash Discovery Parameter) défini par le fournisseur de la mémoire flash pour déterminer le nombre de cycles d’horloge factice pour effectuer une opération de lecture rapide quadruple des E/S afin de charger le reste du flux binaire.
- Mises à jour U-Boot nécessaires. U-Boot utilisé pour le clignotement.
- Mises à jour U-Boot nécessaires.
- sélection de deux puces. HPS Flash Programmer et BootROM utilisent uniquement CS0.
- Modifications nécessaires à U-Boot
- Programmé avec U-Boot
- Programmé avec U-Boot modifié
- S70FS01G est incompatible avec les appareils Arria® 10 et Cyclone® 10 GX.
- Vous devez définir un nouveau périphérique de configuration de mémoire flash en fonction du modèle de flux de programmation : ID de périphérique = 0x9d 0x70 0x1b, densité de périphérique = 1024 Mo, die totale du périphérique = 1, modèle de flux de programmation = Macronix. Reportez-vous à la rubrique Ajouter un périphérique flash personnalisé dans le Guide de l’utilisateur du programmeur Flash générique : Quartus Prime Pro Edition.
- Vous devez définir un nouveau périphérique de configuration de mémoire flash en fonction du modèle de flux de programmation : ID de périphérique = 0x00 0x00 0x00, densité de périphérique = 512 Mo / 1024 Mo / 2048 Mo, die totale du périphérique = 1, modèle de flux de programmation = Macronix. Reportez-vous à la rubrique Ajouter un périphérique flash personnalisé dans le Guide de l’utilisateur du programmeur Flash générique : Quartus Prime Pro Edition.
- Vous devez définir le nouveau périphérique de configuration de la mémoire flash en fonction du modèle de flux de programmation : Besoin d’ajouter une partie au programmeur : ID de périphérique = 0x9d 0x70 0x1b, densité de périphérique = 1024 Mo, die totale du périphérique = 1, modèle de flux de programmation = Issi. Reportez-vous à la rubrique Ajouter un périphérique flash personnalisé dans le Guide de l’utilisateur du programmeur Flash générique : Quartus Prime Pro Edition.
- Le logiciel Quartus Prime ne prend pas en charge la spécification flash « CS# toggle without CLK and Data is considered as non-valid », qui affecte certains périphériques de configuration au sein de la famille et du S70FL01GS S25FL-S.
Exemples de conception et conceptions de référence
Appareils Agilex™ 7
- Exemple de conception du cœur IP du FPGA de la boîte aux lettres Agilex™ 7 (accès flash QSPI et mise à jour du système à distance)
- Lecture de l’ID de puce à l’aide de l’IP de boîte aux lettres AVST dans Agilex™ 7
- Exemple de conception CvP P-tile Agilex™ 7 pour le mode d’initialisation
Stratix® 10 périphériques
- Exemple de conception du noyau IP FPGA du client Stratix® 10 Mailbox (accès flash QSPI et mise à jour du système à distance)
- Exemple de conception d’initialisation Stratix® 10 CvP
- Exemple de conception CvP Stratix® 10 H-Tile
- Stratix® Exemple de conception CvP H-tile 10 pour le mode d’initialisation
- Stratix® Exemple de conception CvP H-tile 10 pour le mode de mise à jour
- Stratix® 10 Exemple de conception du client FPGA cœur IP du client Serial Flash Mailbox
Arria® 10 appareils
- Exemples de conceptions CvP pour le kit de développement FPGA Arria® 10 GX (FPGA Wiki)
- Arria® 10 Mise à jour du système à distance (RSU) avec interface Avalon-MM (FPGA Wiki)
- Portail de mise à jour de la carte mère utilisant la conception de référence de la mémoire flash EPCQ
- Programmateur Flash personnalisable pour Arria® 10
Cyclone® 10 périphériques GX
- Exemple de conception de l’initialisation Cyclone® 10 GX CvP
- Mise à jour du système à distance Cyclone® 10 GX
Cyclone® 10 périphériques LP
Tableau 5 - Cours de formation et vidéos
Titre de la vidéo |
Description |
|---|---|
| Introduction à la configuration de FPGAs | Découvrez les schémas de configuration, les solutions, les fonctionnalités et les outils disponibles pour configurer FPGAs et programmer des périphériques de configuration. |
Découvrez la différence entre tous les schémas de configuration qui peuvent être utilisés pour configurer FPGAs. |
|
Découvrez les fonctionnalités de configuration uniques disponibles sur les appareils Stratix® 10. |
|
Mise à niveau du système à distance sur les périphériques MAX® 10 |
Découvrez comment configurer et exécuter une RSU sur un périphérique MAX® 10. |
Création d’un chargeur de démarrage de deuxième étape pour les SoC FPGA |
Découvrez le flux et les outils disponibles pour personnaliser et générer rapidement le logiciel d’amorçage de deuxième étape. |
Apprenez à générer et à programmer Arria® 10 FPGAs SoC avec une image de démarrage de deuxième étape chiffrée et/ou signée. |
|
Atténuation des perturbations d’événement unique dans les périphériques GX Arria® 10 et Cyclone® 10 |
Découvrez les fonctionnalités des familles d’appareils Arria® 10 et Cyclone® 10 GX qui peuvent être utilisées dans la conception de votre propre solution d’atténuation SEU. |
Atténuation SEU dans les périphériques FPGA : étiquetage hiérarchique |
Découvrez comment vous pouvez améliorer votre solution de traitement de la sensibilité en complétant la technique d’atténuation des perturbations d’événement unique (SEU) par une fonctionnalité appelée marquage hiérarchique. |
Atténuation SEU dans les appareils FPGA : injection d’erreurs |
En savoir plus sur le cœur IP d’injection d’erreurs et le logiciel de débogueur d’injection d’erreurs pour réduire le taux de défaillance à temps (FIT). |
Apprenez à utiliser l’interface flash série générique FPGA cœur IP pour programmer n’importe quel périphérique flash de type interface périphérique série (SPI). |
|
Présentation du matériel SoC : contrôleurs Flash et protocoles d’interface |
Découvrez le sous-système de processeur dur (HPS) trouvé sur les SoC Cyclone® V, Arria® V et Arria® 10. La formation en ligne comprend des informations sur les contrôleurs de stockage non volatiles et les différents protocoles d’interface. |
Reconfiguration partielle pour les appareils FPGA : introduction et affectation de projet |
Formation à la reconfiguration partielle partie 1 de 4. Cette partie de la formation vous présente la fonctionnalité PR et le flux de conception général d’une conception PR. Vous découvrirez également les affectations de partition de conception et de région de verrouillage logique, les affectations requises pour la mise en œuvre d’une conception PR et des recommandations sur la façon de planifier une conception pour les relations publiques. |
Reconfiguration partielle pour les appareils FPGA : directives de conception et exigences de l’hôte |
Formation à la reconfiguration partielle partie 2 de 4. Cette partie de la formation traite des directives pour la création d’une conception PR, y compris la création d’un super-ensemble de port et d’une logique de figeage. Il traite également des exigences pour un hôte PR, la logique ajoutée à la région statique de la conception ou un périphérique externe pour contrôler les opérations PR. |
Reconfiguration partielle pour les appareils FPGA : IP hôte PR et implémentations |
Formation à la reconfiguration partielle partie 3 de 4. Cette partie de la formation traite de toute l’IP PR incluse dans le logiciel Quartus Prime, y compris l’IP du contrôleur PR, l’IP du contrôleur régional et l’IP Freeze Bridge. Vous verrez également comment utiliser ces IP pour implémenter une conception d’hôte interne ou externe. |
Reconfiguration partielle pour les appareils FPGA : fichiers de sortie et démonstration |
Formation à la reconfiguration partielle partie 4 de 4. Cette dernière partie de la formation traite de l’ensemble du flux de conception d’un projet de relations publiques. Il examine également la sortie des fichiers du flux. Vous trouverez également une démonstration d’une conception PR complète et fonctionnelle à l’aide du kit de développement Arria® 10 GX. |
Tableau 6 - Vidéos supplémentaires
Titre de la vidéo |
Description |
|---|---|
Mise en œuvre d’une conception de reconfiguration partielle dans Qsys pour FPGAs |
Regardez cette vidéo pour savoir comment implémenter la conception de reconfiguration partielle dans Qsys for FPGAs. |
Regardez cette vidéo pour apprendre comment exécuter la fonction de mise à niveau du système à distance sur Cyclone® 10 LP FPGA |
|
Regardez cette vidéo pour apprendre à configurer votre appareil Arria® 10 à l’aide du protocole PCIe. |
|
Regardez cette vidéo pour en savoir plus sur la personnalisation des fichiers JAM pour une carte mère avec des chaînes JTAG multi-périphériques. |
|
Regardez cette vidéo pour en savoir plus sur la personnalisation des fichiers JAM pour une carte mère avec des chaînes JTAG multi-périphériques. |
|
Regardez cette vidéo pour en savoir plus sur les schémas de configuration autres que la configuration JTAG habituelle. De plus, cette vidéo couvre le cœur IP du chargeur flash série (SFL). |
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