Configuration de l’appareil - Centre d’assistance
Bienvenue dans le Centre d’assistance pour la configuration des appareils !
Vous trouverez ici des informations sur la sélection, la conception et l’implémentation de schémas de configuration et de fonctionnalités. Il existe également des instructions sur la façon d’apparaître votre système et de déboguer les liens de configuration. Cette page est organisée en catégories qui s’alignent sur un flux de conception de système de configuration du début à la fin.
Profitez de votre voyage!
Obtenez des ressources d’assistance pour les appareils Intel® Agilex™® Stratix® 10, Intel® Arria® 10 et Intel® Cyclone® 10 à partir des pages ci-dessous. Pour les autres périphériques, effectuez une recherche à partir des liens suivants : Documentation, Cours de formation , Intel® Vidéos rapides FPGA, Intel® Exemples de conception FPGAet Base de connaissances FPGA.
1. Détails de configuration spécifiques à l’appareil
Tableau 1 : schémas de configuration et vue d’ensemble des fonctionnalités
| configuration des schémas de configuration de | la familled’appareils | ||||||||
|---|---|---|---|---|---|---|---|---|---|
Schéma |
Largeur des données |
Fréquence d’horloge maximale |
Débit de données maximal |
Sécurité de conception |
Reconfiguration partielle (2) |
Mise à jour du système à distance |
Bouleversements d’événements uniques |
Configuration via protocole |
|
Intel Agilex |
Avalon® Streaming |
32 bits |
125 MHz |
4000 Mbps |
√ |
√ |
Noyau IP Parallel Flash Loader II |
√ |
N/A |
16 bits |
125 MHz |
2000 Mbit/s |
√ |
√ |
|||||
8 bits |
125 MHz |
1000 Mbps |
√ |
√ |
|||||
Série active (AS) |
4 bits |
166(1) MHz |
664 Mbit/s |
√ |
√ |
√ |
√ |
√ |
|
JTAG |
1 bit |
30 MHz |
30 Mbit/s |
√ |
√ |
N/A |
√ |
N/A |
|
Intel® Stratix® 10 |
Avalon®-ST |
32 bits |
125 MHz |
4000 Mbps |
√ |
√ |
Noyau IP Parallel Flash Loader II |
√ |
N/A |
16 bits |
125 MHz |
2000 Mbit/s |
√ |
√ |
|||||
8 bits |
125 MHz |
1000 Mbps |
√ |
√ |
|||||
Série active (AS) |
4 bits |
125(1) MHz |
500 Mbit/s |
√ |
√ |
√ |
√ |
√ |
|
JTAG |
1 bit |
30 MHz |
30 Mbit/s |
√ |
√ |
N/A |
√ |
N/A |
|
Intel® Arria® 10 |
Configuration via HPS |
32 bits |
100 MHz |
3200 Mbit/s |
√ |
√ |
via HPS |
√ |
N/A |
16 bits |
100 MHz |
1600 Mbps |
√ |
||||||
Parallèle passif rapide (FPP) |
32 bits |
100 MHz |
3200 Mbit/s |
√ |
√ |
Noyau IP du chargeur Flash parallèle |
√ |
N/A |
|
16 bits |
100 MHz |
1600 Mbps |
√ |
||||||
8 bits |
100 MHz |
800 Mbit/s |
√ |
||||||
Série active (AS) |
4 bits |
100 MHz |
400 Mbit/s |
√ |
√(3) |
√ |
√ |
√ |
|
1 bit |
100 MHz |
100 Mbit/s |
√ |
||||||
Série passive (PS) |
1 bit |
100 MHz |
100 Mbit/s |
√ |
√(3) |
Noyau IP du chargeur Flash parallèle |
√ |
N/A |
|
JTAG |
1 bit |
33 MHz |
33 Mbit/s |
|
√(3) |
N/A |
√ |
N/A |
|
Intel® Cyclone® 10 GX |
Parallèle passif rapide (FPP) |
32 bits |
100 MHz |
3200 Mbit/s |
√ |
√ |
Noyau IP du chargeur Flash parallèle |
√ |
N/A |
16 bits |
100 MHz |
1600 Mbps |
√ |
||||||
8 bits |
100 MHz |
800 Mbit/s |
√ |
||||||
Série active (AS) |
4 bits |
100 MHz |
400 Mbit/s |
√ |
√(3) |
√ |
√ |
√ |
|
1 bits |
100 MHz |
100 Mbit/s |
√ |
||||||
Série passive (PS) |
1 bit |
100 MHz |
100 Mbit/s |
√ |
√(3) |
Noyau IP du chargeur Flash parallèle |
√ |
N/A |
|
JTAG |
1 bit |
33 MHz |
33 Mbit/s |
N/A |
√(3) |
N/A |
√ |
N/A |
|
Intel® Cyclone® 10 LP |
Parallèle passif rapide (FPP) |
8 bits |
66(4)/100(6) MHz |
528(4)/800(6) Mbit/s |
N/A |
N/A |
Noyau IP du chargeur Flash parallèle |
√ |
N/A |
Série passive (PS) |
1 bit |
66(4)/133(5) MHz |
66(4)/133(5) Mbit/s |
N/A |
N/A |
Noyau IP du chargeur Flash parallèle |
√ |
N/A |
|
Série active (AS) |
1 bit |
40 MHz |
40 Mbit/s |
N/A |
N/A |
√ |
√ |
N/A |
|
JTAG |
1 bit |
25 MHz |
25 Mbit/s |
N/A |
N/A |
N/A |
√ |
N/A |
|
- Fréquence d’horloge maximale lors de l’utilisation de OSC_CLK_1 comme source d’horloge de configuration. La fréquence d’horloge maximale diminue si vous utilisez l’oscillateur interne comme source d’horloge de configuration, pendant le fonctionnement de SmartVID ou lorsque le périphérique est en mode utilisateur.
- Vous pouvez effectuer une reconfiguration partielle une fois l’appareil entièrement configuré. Pour plus d’informations, reportez-vous au Guide de l’utilisateur de reconfiguration partielle.
- La configuration partielle ne peut être effectuée que lorsqu’elle est configurée en tant qu’hôte interne.
- Tension d’alimentation pour logique interne, VCCINT = 1,0 V.
- Tension d’alimentation pour logique interne, VCCINT = 1,2 V.
- Tension d’alimentation pour la logique interne, VCCINT = 1,2 V. Les dispositifs de tension centrale Cyclone 10 LP 1,2 V prennent en charge 133 MHz DCLK fMAX pour 10CL006, 10CL010, 10CL016, 10CL025 et 10CL040 uniquement.
2. Schémas de configuration et IP
Guides de configuration de l’utilisateur
Appareils Intel Agilex
Périphériques Intel Stratix 10
Configuration via HPS
Configurez la partie FPGA du périphérique SoC à l’aide du système HPS (Hard Processor System)
Appareils Intel Agilex
Périphériques Intel Stratix 10
- Intel Stratix 10 SoC FPGA Boot Guide de l’utilisateur
- Manuel de référence technique du système de processeur dur Intel Stratix 10
Périphériques Intel Arria 10
Parallèle passif rapide
Périphériques Intel Arria 10
Périphériques Intel Cyclone 10 GX
Périphériques Intel Cyclone 10 LP
Ressources additionnelles:
Série active
Appareils Intel Agilex
Périphériques Intel Stratix 10
Périphériques Intel Arria 10
Périphériques Intel Cyclone 10 GX
Périphériques Intel Cyclone 10 LP
Ressources additionnelles:
Série passive
Périphériques Intel Arria 10 GX
Périphériques Intel Cyclone 10 GX
Périphériques Intel Cyclone 10 LP
Ressources additionnelles:
JTAG
Appareils Intel Agilex
- Guide de l’utilisateur de la configuration Intel Agilex
- AN 936 : Exécution de commandes SDM via l’interface JTAG
Périphériques Intel Stratix 10
Périphériques Intel Arria 10
Périphériques Intel Cyclone 10 GX
Périphériques Intel Cyclone 10 LP
Ressources additionnelles:
- Informations sur les pilotes de câble et d’adaptateur
- AN 425 : Utilisation de la solution STAPL De bourrage de ligne de commande pour la programmation de périphériques
- Prise en charge de la programmation pour le langage Jam STAPL
- AN 414 : Le pilote logiciel JRunner : une solution intégrée pour la configuration PLD JTAG
3. Fonctionnalités de configuration avancées
Sécurité de l’appareil
Appareils Intel Agilex
Périphériques Intel Stratix 10
Périphériques Intel Arria 10
Périphériques Intel Cyclone 10 GX
Ressources additionnelles:
AN 556 : Utilisation des fonctionnalités de sécurité de conception dans les FPGA Intel
Reconfiguration partielle
Page de prise en charge de la reconfiguration partielle
Appareils Intel Agilex
Périphériques Intel Stratix 10
- Guide de l’utilisateur IP des solutions de reconfiguration partielle
- AN 825 : Reconfiguration partielle d’une conception sur la carte de développement FPGA Intel Stratix 10 GX
- AN 826 : Didacticiel de reconfiguration partielle hiérarchique pour la carte de développement FPGA Stratix 10 GX
- AN 818 : Didacticiel de reconfiguration partielle de mise à jour statique pour la carte de développement FPGA Stratix 10 GX
- AN 819 : Reconfiguration partielle sur la conception de référence PCI Express* pour les périphériques Intel Stratix 10
- AN 820 : Reconfiguration partielle hiérarchique sur la conception de référence PCI Express pour les périphériques Intel Stratix 10
Intel® Arria® 10 appareils
- Guide de l’utilisateur IP des solutions de reconfiguration partielle
- Guide de l’utilisateur d’Arria® 10 CvP Initialization and Partial Reconfiguration via Protocol
- AN 817 : Didacticiel de reconfiguration partielle de mise à jour statique pour la carte de développement FPGA Arria 10 GX
- AN 798 : Reconfiguration partielle avec l’Arria 10 HPS
- AN 797 : Reconfiguration partielle d’une conception sur la carte de développement FPGA Intel Arria 10 GX
- AN 784 : Reconfiguration partielle sur la conception de référence PCI Express pour les périphériques Intel Arria 10
- AN 805 : Reconfiguration partielle hiérarchique d’une conception sur la carte de développement SoC Intel Arria 10
- AN 806 : Didacticiel de reconfiguration partielle hiérarchique pour la carte de développement FPGA Intel Arria 10 GX
- AN 813 : Reconfiguration partielle hiérarchique sur la conception de référence PCI Express pour les périphériques Arria 10
Périphériques Intel® Cyclone®10 GX
Ressources additionnelles:
- Guide de l’utilisateur d’Intel Quartus Prime Pro Edition : Reconfiguration partielle
- Guide de l’utilisateur d’Intel Quartus Prime Standard Edition : Reconfiguration partielle
- Guide de l’utilisateur d’Intel Quartus Prime Standard Edition : Reconfiguration partielle Intel FPGA IP
- Guide de l’utilisateur de la reconfiguration partielle IP Core.pdf
Mise à niveau du système à distance
Appareils Intel Agilex
Périphériques Intel Stratix 10
- Guide de configuration d’Intel Stratix 10
- Exemple de script Tcl utilisé pour l’exemple d’exécution d’une mise à jour du système distant documenté dans la section Mise à niveau du système distant
- Guide de l’utilisateur de intel Stratix 10 SoC Remote System Update (RSU)
Périphériques Intel Arria 10
Périphériques Intel Cyclone 10 GX
Périphériques Intel Cyclone 10 LP
Ressources additionnelles:
Atténuation des perturbations d’événements uniques (SEU)
Appareils Intel Agilex
Périphériques Intel Stratix 10
Périphériques Intel Arria 10
- Manuel Intel Arria 10 Core Fabric et e/S à usage général
- AN 737 : Détection et récupération SEU dans les périphériques Intel Arria 10
- Atténuation des perturbations d’événements uniques dans les appareils Arria 10 (vidéo)
Périphériques Intel Cyclone 10 GX
Périphériques Intel Cyclone 10 LP
Ressources additionnelles:
- Introduction aux bouleversements d’un seul événement
- Advanced SEU Detection Intel® FPGA IP Guide de l’utilisateur
- Intel® FPGA Fault Injection IP Core Guide de l’utilisateur
- Présentation des interruptions fonctionnelles à événement unique dans les conceptions FPGA
- Atténuation seu dans les périphériques FPGA Intel : balisage hiérarchique (vidéo)
Configuration via protocole (CvP)
Configuration via la page de support du protocole
Appareils Intel Agilex
Périphériques Intel Stratix 10
- Guide de l’utilisateur de la configuration Intel Stratix 10 via le protocole (CvP)
- Code du pilote logiciel
Périphériques Intel Arria 10
- Guide de l’utilisateur d’Arria 10 CvP Initialization and Partial Reconfiguration over PCI Express*
- Code du pilote logiciel
Périphériques Intel Cyclone 10 GX
IP d’accès Flash
Appareils Intel Agilex
- Guide de l’utilisateur du client de boîte aux lettres Intel FPGA IP
- Mailbox Avalon ST Client Intel FPGA IP Guide de l’utilisateur
- AN 932 : Instructions de migration d’accès Flash des périphériques basés sur des blocs de contrôle vers les périphériques SDM
Périphériques Intel Stratix 10
- Guide de l’utilisateur du client de boîte aux lettres Intel FPGA IP
- Guide de l’utilisateur du client de boîte aux lettres Flash série Intel FPGA IP
- AN 932 : Instructions de migration d’accès Flash des périphériques basés sur des blocs de contrôle vers les périphériques SDM
Périphériques Intel Arria 10
- Guide de l’utilisateur générique Serial Flash Interface Intel FPGA IP Core
- Active Serial Memory Interface (ASMI) Parallel Intel FPGA IP Core Guide de l’utilisateur
- Active Serial Memory Interface (ASMI) Parallel II Intel FPGA IP Core Guide de l’utilisateur
- AN 720 : Simulation du bloc ASMI dans votre conception
Périphériques Intel Cyclone 10 GX
- Guide de l’utilisateur générique Serial Flash Interface Intel FPGA IP Core
- Active Serial Memory Interface (ASMI) Parallel I Intel® FPGA IP Core Guide de l’utilisateur
- Active Serial Memory Interface (ASMI) Parallel II Intel FPGA IP Core Guide de l’utilisateur
- AN 720 : Simulation du bloc ASMI (Active Serial Memory Interface) dans votre conception
Périphériques Intel Cyclone 10 LP
- Guide de l’utilisateur générique Serial Flash Interface Intel FPGA IP Core
- Active Serial Memory Interface (ASMI) Parallel Intel FPGA IP Core Guide de l’utilisateur
- Active Serial Memory Interface (ASMI) Parallel II Intel FPGA IP Core Guide de l’utilisateur
- AN 720 : Simulation du bloc ASMI (Active Serial Memory Interface) dans votre conception
ID de puce IP
Appareils Intel Agilex
- Guide de l’utilisateur du client de boîte aux lettres Intel FPGA IP
- Mailbox Avalon ST Client Intel FPGA IP Guide de l’utilisateur
Périphériques Intel Stratix 10
Périphériques Intel Arria 10
Périphériques Intel Cyclone 10 GX
4. Flux de conception logicielle Intel® Quartus® Prime
Tableau 2 : paramètre de configuration du périphérique et flux de génération des fichiers de programmation
1. Réglage général |
|
2. Paramètre de configuration |
|
3. Paramètre des fichiers de programmation |
|
4. Autres paramètres de fonctionnalité avancés facultatifs |
|
5. Générer des fichiers de configuration et de programmation |
|
Où puis-je trouver des informations sur les paramètres de configuration de l’appareil et la génération de fichiers de configuration et de programmation ?
Appareils Intel Agilex
Périphériques Intel Stratix 10
Périphériques Intel Arria 10
Périphériques Intel Cyclone 10 GX
Périphériques Intel Cyclone 10 LP
5. Conception de la carte
Où puis-je trouver des informations sur les directives de conception de configuration des appareils ?
Appareils Intel Agilex
Périphériques Intel Stratix 10
Périphériques Intel Arria 10
- AN 738 : Directives de conception des périphériques Intel Arria 10
- AN 763 : Directives de conception des dispositifs SoC Arria 10
Périphériques Intel Cyclone 10 GX
Périphériques Intel Cyclone 10 LP
Où puis-je trouver des informations sur les instructions de connexion pour la broche de configuration ?
Appareils Intel Agilex
- Instructions de connexion des broches de la famille de périphériques Intel Agilex - Vous pouvez effectuer une recherche à l’aide des mots-clés « Configurations dédiées/broches JTAG », « Broches SDM (Secure Device Manager) » et « Broches de configuration optionnelles/à double usage »
Périphériques Intel Stratix 10
- Directives de connexion des broches de la famille de périphériques Intel Stratix 10 GX, MX, TX et SX - Vous pouvez effectuer une recherche à l’aide des mots-clés « Configurations dédiées/broches JTAG », « Broches SDM (Secure Device Manager) » et « Broches de configuration optionnelles/à double usage »
Périphériques Intel Arria 10
- Instructions de connexion des broches de la famille de périphériques Intel Arria 10 GX, GT et SX - Vous pouvez effectuer une recherche à l’aide des mots-clés « Configurations dédiées/broches JTAG », « Broches de configuration optionnelles/à double usage » et « Broches de reconfiguration partielle »
Périphériques Intel Cyclone 10 GX
- Instructions de connexion à la broche de la famille de périphériques Intel Cyclone 10 GX - Vous pouvez effectuer une recherche à l’aide des mots-clés « Configuration dédiée/broches JTAG » et « Broches de configuration optionnelles/à double usage »
Périphériques Intel Cyclone 10 LP
- Directives de connexion à la broche de la famille de périphériques Intel Cyclone 10 LP - Vous pouvez effectuer une recherche à l’aide des mots-clés « Configuration/JTAG Pins »
Où puis-je trouver des informations sur les spécifications de configuration ?
Le contexte de configuration de la fiche technique de l’appareil spécifie les spécifications suivantes :
- Spécifications de synchronisation pour les broches de contrôle de configuration
- Spécifications de synchronisation/performances pour chacun des schémas de configuration pris en charge
- Tailles de flux de bits de configuration
- Estimation du temps de configuration pour chacun des schémas de configuration pris en charge
Appareils Intel Agilex
- Fiche technique de l’appareil Intel Agilex - Vous pouvez effectuer une recherche à l’aide du mot-clé « Spécifications de configuration » et « Temps de rampe d’alimentation »
Périphériques Intel Stratix 10
- Fiche technique du périphérique Intel Stratix 10 - Vous pouvez effectuer une recherche à l’aide du mot-clé « Spécifications de configuration » et « Temps de rampe d’alimentation »
Périphériques Intel Arria 10
- Fiche technique du périphérique Intel Arria 10 - Vous pouvez effectuer une recherche à l’aide du mot-clé « Spécifications de configuration » et « Temps de rampe d’alimentation »
- Intel Arria 10 Core Fabric and General Purpose I/O Handbook - Vous pouvez effectuer une recherche à l’aide des mots-clés « FAST POR »
Périphériques Intel Cyclone 10 GX
- Fiche technique du périphérique Intel Cyclone 10 GX - Vous pouvez effectuer une recherche à l’aide du mot-clé « Spécifications de configuration » et « Temps de rampe d’alimentation »
- Intel Cyclone 10 GX Core Fabric and General Purpose I/O Handbook - Vous pouvez effectuer une recherche à l’aide des mots-clés « FAST POR »
Périphériques Intel Cyclone 10 LP
- Fiche technique du périphérique Intel Cyclone 10 LP - Vous pouvez effectuer une recherche à l’aide du mot-clé « Configuration et spécifications JTAG » et « Temps de rampe d’alimentation »
- Intel Cyclone 10 LP Core Fabric and General Purpose I/O Handbook - Vous pouvez effectuer une recherche à l’aide des mots-clés « FAST POR »
6. Déboguer
Utilitaire de résolution des problèmes de configuration FPGA
Outil de débogage de la console système FPGA Intel Agilex et Intel Stratix 10 à l’aide de JTAG
Intel Stratix 10 FPGA SDM Debug Toolkit vous aide à déboguer vos problèmes de configuration.
- Il est disponible dans le logiciel Intel Quartus Prime Pro Edition v18.1 et versions ultérieures.
Recherche d’un outil pour déboguer les échecs de configuration / sécurité de conception / détection d’erreurs contrôle de redondance cyclique (CRC) sur les périphériques Intel® Arria® 10?
- Pour obtenir cet outil de diagnostic de configuration, veuillez contacter votre représentant commercial Intel®.
Vous pouvez utiliser cet utilitaire de résolution des problèmes ou cette analyse de l’arborescence des pannes pour identifier les causes possibles d’échec de configuration.
- Utilitaire de résolution des problèmes de configuration FPGA
- Analyse de l’arborescence des erreurs de configuration
Solution de base de connaissances
Accédez à la base de connaissances, entrez les mots-clés du problème près duquel vous êtes confronté pour trouver la solution.
Périphériques de configuration pris en charge par Intel®
Périphériques de configuration tiers pris en charge par Intel
Le tableau 3 présente les critères des périphériques de configuration tiers pris en charge par Intel Quartus Convert Programming File Tools et Quartus Programmer version 21.3 Pro Edition et 20.1 Standard Edition.
Tableau 3 : périphériques de configuration tiers pris en charge par Intel
Intel FPGA |
Vendeur |
P/N |
Adressage d’octets |
Paramètres de l’horloge factice ASx1 ASx4 |
Flash permanent Quad-Enabled? |
Périphériques Flash testés et pris en charge par Intel |
|
|---|---|---|---|---|---|---|---|
Intel Agilex |
Micron |
MT25QU128 |
3 octets(1) |
N/A |
10(4) |
Non(6) |
MT25QU128ABA8ESF-0SIT |
MT25QU256 |
MT25QU256ABA8E12-1SIT |
||||||
MT25QU512 |
MT25QU512ABB8ESF-0SIT |
||||||
MT25QU01G |
MT25QU01GBBB8ESF-0SIT |
||||||
MT25QU02G |
MT25QU02GCBB8E12-0SIT |
||||||
Macronix |
MX25U128(10) |
3 octets(1) |
N/A |
6(1) |
Non(6) |
MX25U12835FMI-100 |
|
MX25U256(10) |
MX25U25645GMI00 |
||||||
MX25U512(10) |
MX25U51245GMI00 |
||||||
MX66U512(10) |
MX66U51235FXDI-10G |
||||||
MX66U1G(10) |
MX66U1G45GXDI00 |
||||||
MX66U2G(10) |
MX66U2G45GXRI00 |
||||||
L’ISSI |
IS25WP512M |
3 octets(1) |
N/A |
6(1) |
Non(6) |
IS25WP512M-RHLE |
|
Intel Stratix 10 |
Micron |
MT25QU128 |
3 octets(1) |
N/A |
10(4) |
Non(6) |
MT25QU128ABA8ESF-0SIT |
MT25QU256 |
MT25QU256ABA8E12-1SIT |
||||||
MT25QU512 |
MT25QU512ABB8ESF-0SIT |
||||||
MT25QU01G |
MT25QU01GBBB8ESF-0SIT |
||||||
MT25QU02G |
MT25QU02GCBB8E12-0SIT |
||||||
Macronix |
MX25U128(10) |
3 octets(1) |
N/A |
6(1) |
Non(6) |
MX25U12835FMI-100 |
|
MX25U256(10) |
MX25U25645GMI00 |
||||||
MX25U512(10) |
MX25U51245GMI00 |
||||||
MX66U512(10) |
MX66U51235FXDI-10G |
||||||
MX66U1G(10) |
MX66U1G45GXDI00 |
||||||
MX66U2G(10) |
MX66U2G45GXRI00 |
||||||
Intel Arria 10, Intel Cyclone 10 GX |
Micron |
MT25QU256 |
4 octets(4) |
10(4) |
10(4) |
Non(6) |
MT25QU256ABA8E12-1SIT |
MT25QU512 |
MT25QU512ABB8ESF-0SIT |
||||||
MT25QU01G |
MT25QU01GBBB8ESF-0SIT |
||||||
MT25QU02G |
MT25QU02GCBB8E12-0SIT |
||||||
Macronix |
MX25U256(3) |
4 octets(5) |
10(5) |
10(5) |
Oui(6) |
MX25U25645GXDI54 |
|
MX25U512(3) |
MX25U51245GXDI54 |
||||||
MX66U1G(3) |
MX66U1G45GXDI54 |
||||||
MX66U2G(3) |
MX66U2G45GXRI54 |
||||||
Cyclone V, Arria V, Stratix V |
Micron |
MT25QL128 |
3 octets(1) |
12(4) |
12(4) |
Non(6) |
MT25QL128ABA8ESF-0SIT |
MT25QL256 |
4 octets(4) |
4(4) |
10(4) |
Non(6) |
MT25QL256ABA8ESF-0SIT |
||
MT25QL512 |
MT25QL512ABB8ESF-0SIT |
||||||
MT25QL01G |
MT25QL01GBBB8ESF-0SIT |
||||||
MT25QL02G |
MT25QL02GCBB8E12-0SIT |
||||||
Macronix |
MX25L128 |
3 octets(1)(2) |
8(1) |
6(1) |
Non(6) |
MX25L12833FMI-10G |
|
MX25L256 |
MX25L25645GMI-08G |
||||||
MX25L512 |
MX25L51245GMI-08G |
||||||
Cyprès |
S25FL128 |
3 octets(1)(2) |
8(1) |
7(1) |
Non(6) |
S25FL128SAGMFI000 |
|
S25FL256 |
S25FL256SAGMFI000 |
||||||
S25FL512 |
S25FL512SAGMFI0I0 |
||||||
Cyclone 10 LP |
Micron |
MT25QL128 |
3 octets(1)(2) |
8(1) |
N/A |
Non(6) |
MT25QL128ABA8ESF-0SIT |
MT25QL256 |
MT25QL256ABA8ESF-0SIT |
||||||
MT25QL512 |
MT25QL512ABB8ESF-0SIT |
||||||
MT25QL01G |
MT25QL01GBBB8ESF-0SIT |
||||||
MT25QL02G |
MT25QL02GCBB8E12-0SIT |
||||||
Macronix |
MX25L128 |
3 octets(1)(2) |
8(1) |
N/A |
Non(6) |
MX25L12833FMI-10G |
|
MX25L256 |
MX25L25645GMI-08G |
||||||
MX25L512 |
MX25L51245GMI-08G |
||||||
Cyprès |
S25FL128 |
3 octets(1)(2) |
8(1) |
N/A |
Non(6) |
S25FL128SAGMFI000 |
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S25FL256 |
S25FL256SAGMFI000 |
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S25FL512 |
S25FL512SAGMFI0I0 |
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- Utilisation du paramètre par défaut des périphériques de configuration.
- Lors de la mise à niveau du système à distance, l’adresse de démarrage des images doit être définie dans les 128 Mo suivants.
- Les périphériques Intel Arria 10 et Intel Cyclone 10 GX prennent en charge uniquement les périphériques de configuration Macronix avec les références MX25U25645GXDI54, MX25U51245GXDI54, MX66U1G45GXDI54, MX66U2G45GXRI54.
- Intel Quartus Programmer a défini le registre de configuration non volatile pendant l’opération de programmation. L’utilisateur doit définir le registre manuellement s’il utilise un programmeur tiers.
- Les périphériques de configuration sont permanents à cette valeur, l’utilisateur n’a pas les options pour modifier ce paramètre.
- Intel Quartus Programmer émet une commande pour activer le mode quad
- Ces périphériques de configuration ne sont pas pris en charge par le cœur IP ASMI Parallel I Intel FPGA hérité et le cœur IP INTEL FPGA ASMI Parallel II. Pour la nouvelle conception, veuillez vous référer à Generic Serial Flash Interface Intel FPGA IP core.
- AS x 1 - Prise en charge de la configuration série active largeur de données 1 bit
- AS x 4 - Le schéma de configuration série actif prend en charge la largeur de données 4 bits
- Les périphériques Intel Stratix 10 et Intel Agilex ne prennent pas en charge les périphériques de configuration Macronix avec les références MX25U25645GXDI54, MX25U51245GXDI54, MX66U1G45GXDI54 et MX66U2G45GXRI54.
Exemples de conception et conceptions de référence
Exemples de conception et conceptions de référence
Appareils Intel Agilex
- Exemple de conception de noyau IP Intel FPGA ip client Agilex (accès flash QSPI et mise à jour du système distant)
- Lecture de l’ID de puce à l’aide de l’adresse IP de boîte aux lettres AVST dans Agilex
- Intel Agilex P-tile CvP Exemple de conception pour le mode d’initialisation
Périphériques Intel Stratix 10
- Exemple de conception de cœur Ip Core Intel FPGA du client de boîte aux lettres Stratix 10 (accès flash QSPI et mise à jour du système distant)
- Exemple de conception d’initialisation Intel Stratix 10 CvP
- Exemple de conception Intel Stratix 10 H-Tile CvP
- Intel Stratix 10 H-tile CvP Exemple de conception pour le mode d’initialisation
- Intel Stratix 10 H-tile CvP Exemple de conception pour le mode de mise à jour
- Stratix 10 Serial Flash Mailbox Client Intel FPGA IP Core Design Exemple
Périphériques Intel Arria 10
- Exemples de conceptions CvP pour le kit de développement FPGA Arria 10 GX (FPGA Wiki)
- Mise à jour du système à distance Intel Arria 10 (RSU) avec interface Avalon-MM (FPGA Wiki)
- Portail de mise à jour de la carte utilisant la conception de référence de la mémoire flash EPCQ
- Configuration d’Intel Arria 10 via la conception de référence PCIe Init
- Mise à jour du système à distance
- Programmeur Flash personnalisable pour Arria 10
Périphériques Intel Cyclone 10 GX
- Exemple de conception d’initialisation CvP Intel Cyclone 10 GX
- Mise à jour du système à distance Cyclone 10 GX
Périphériques Intel Cyclone 10 LP
Cours de formation et vidéos
Formations
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Description |
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Découvrez les schémas de configuration, les solutions, les fonctionnalités et les outils disponibles pour configurer les FPGA Intel et programmer des périphériques de configuration. |
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Découvrez la différence entre tous les schémas de configuration qui peuvent être utilisés pour configurer les FPGA Intel. |
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En savoir plus sur les périphériques de configuration intel FPGA, les chargeurs flash série et parallèles et les solutions de configuration intégrées |
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Découvrez les fonctionnalités de configuration uniques disponibles dans les appareils Intel Stratix 10 |
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Mise à niveau du système à distance dans les périphériques Intel MAX 10 |
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Découvrez comment configurer et exécuter une RSU dans un périphérique Intel MAX 10 |
Création d’un chargeur de démarrage de deuxième étape pour les SoC FPGA Intel |
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Apprenez le flux et les outils disponibles pour personnaliser et générer rapidement le logiciel de démarrage de deuxième étape |
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Apprenez à générer et à programmer des FPGA Intel® Arria® 10 SoC avec et une image de démarrage de deuxième étape chiffrée et/ou signée |
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Découvrez les fonctionnalités des familles d’appareils Intel® Arria® 10 et Intel Cyclone 10 GX qui peuvent être utilisées dans la conception de votre propre solution d’atténuation SEU |
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Atténuation seu dans les périphériques FPGA Intel : balisage hiérarchique |
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Découvrez comment améliorer votre solution de traitement de la sensibilité en complétant la technique d’atténuation des perturbations d’événements uniques (SEU) par une fonctionnalité appelée balisage hiérarchique |
Atténuation SEU dans les périphériques Intel FPGA : injection de pannes |
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En savoir plus sur le cœur IP d’injection de pannes et le logiciel fault injection Debugger pour réduire le taux de défaillance dans le temps (FIT) |
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Apprenez à utiliser l’interface Flash série générique Intel FPGA IP Core pour programmer n’importe quel périphérique flash de type interface périphérique série (SPI) |
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Vue d’ensemble du matériel SoC : contrôleurs Flash et protocoles d’interface |
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Découvrez le sous-système de processeur dur (HPS) présent sur les SoC Cyclone V, Arria V et Arria 10. La formation en ligne comprend des informations sur les contrôleurs de stockage non volatils et les différents protocoles d’interface. |
Reconfiguration partielle pour les périphériques FPGA Intel : introduction et affectations de projet |
En ligne |
Formation à la reconfiguration partielle partie 1 de 4. Cette partie de la formation vous présente la fonctionnalité RP et le flux de conception général pour une conception PR. Vous découvrirez également les affectations de partition de conception et de région Logic Lock, les affectations requises pour la mise en œuvre d’une conception de relations publiques et des recommandations sur la planification d’une conception pour les relations publiques. |
En ligne |
Formation à la reconfiguration partielle partie 2 de 4. Cette partie de la formation traite des lignes directrices pour la création d’une conception de relations publiques, y compris la création d’un surensemble de ports et d’une logique de gel. Il traite également des exigences d’un hôte PR, de la logique ajoutée à la région statique de la conception ou d’un périphérique externe pour contrôler les opérations PR. |
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Reconfiguration partielle pour les périphériques FPGA Intel : IP de l’hôte PR et implémentations |
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Formation à la reconfiguration partielle partie 3 de 4. Cette partie de la formation traite de toutes les adresses IP PR incluses dans le logiciel Intel Quartus Prime, y compris l’adresse IP du contrôleur PR, l’adresse IP du contrôleur de région et l’adresse IP Freeze Bridge. Vous verrez également comment utiliser ces adresses IP pour implémenter une conception d’hôte interne ou externe. |
Reconfiguration partielle pour les périphériques Intel FPGA : fichiers de sortie et démonstration |
En ligne |
Formation à la reconfiguration partielle partie 4 de 4. Cette dernière partie de la formation traite de l’ensemble du flux de conception d’un projet de relations publiques. Il examine également les fichiers générés par le flux. Une démonstration d’une conception PR complète et fonctionnelle à l’aide du kit de développement Intel Arria 10 GX est également incluse. |
Titre |
Description |
|---|---|
Implémentation d’une conception de reconfiguration partielle dans Qsys pour les FPGA Intel |
Regardez cette vidéo pour apprendre à implémenter la conception de reconfiguration partielle dans Qsys pour les FPGA Intel. |
Regardez cette vidéo pour savoir comment effectuer la fonction de mise à niveau du système à distance sur le FPGA Intel Cyclone 10 LP |
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Regardez cette vidéo pour savoir comment configurer votre périphérique Intel Arria 10 à l’aide du protocole PCIe. |
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Regardez cette vidéo pour en savoir plus sur la personnalisation des fichiers JAM pour une carte avec des chaînes JTAG multi-périphériques. |
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Regardez cette vidéo pour en savoir plus sur la personnalisation des fichiers JAM pour une carte avec des chaînes JTAG multi-périphériques. |
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Regardez cette vidéo pour en savoir plus sur les schémas de configuration autres que la configuration JTAG habituelle. De plus, cette vidéo couvre le cœur IP du chargeur flash série (SFL). |
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