Avec la commande Synopsys® Design Constraint (SDC) create_generated_clock, vous pouvez créer des nombres arbitraires et des profondeurs d’horloges générées. Cela est utile dans les scénarios suivants. Voir les chiffres 1 et 2.
Les commandes SDC ci-dessous limitent les horloges du circuit ci-dessus.
#Constrain the base clock
create_clock -add -period 10.000 \
-waveform { 0.000 5.000 } \
-name clock_name \
[get_ports clock]
#Constrain the divide by 2 register clock
create_generated_clock -add -source clock \
-name div2clock \
-divide_by 2 \
-master_clock clock_name \
[get_pins div2reg|regout]
Téléchargez l’exemple de circuit create_generated_clock_ex1.qar.
L’utilisation de cette conception est régie par les conditions générales du contrat de licence d’Intel® Design Exampleet soumises .
Les commandes SDC ci-dessous limitent les horloges du circuit ci-dessus.
#Constrain the base clock
create_clock -add -period 10.000 \
-waveform { 0.000 5.000 } \
-name clock_name \
[get_ports clock]
#Constrain the output clock clock
create_generated_clock -add -source PLL_inst|inclk[0] \
-name PLL_inst|clk[1] \
-multiply_by 2 \
-master_clock clock_name \
[get_pins PLL_inst|clk[1]]
Téléchargez l’exemple de circuit create_generated_clock_pll.qar.
L’utilisation de cette conception est régie par les conditions générales du contrat de licence d’Intel Design Example et soumises.