VHDL : ROM à port unique

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Cet exemple décrit une ROM 8 bits 256 bits à port unique avec un port d’adresse pour les opérations de lecture en VHDL. Les outils de synthèse sont capables de détecter les conceptions de ROM dans le code HDL et d’inférer automatiquement l’altsyncram ou lpm_rom mégafunctions en fonction de l’architecture du périphérique cible.

Figure 1. Schéma de haut niveau de rom à port unique

Téléchargez les fichiers utilisés dans cet exemple :

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Tableau 1. Liste des ports ROM à port unique

Description du type de nom de port
addr[7:0] Entrée Adresse en lecture 8 bits
Clk Entrée Entrée d’horloge
q[7:0] Sortie Sortie de données 8 bits
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