VHDL : RAM à port unique

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Cet exemple décrit une mémoire vive 8 bits 64 bits à port unique avec des adresses de lecture et d’écriture communes dans VHDL. Les outils de synthèse sont capables de détecter les modèles de RAM à port unique dans le code HDL et d’inférer automatiquement l’altsyncram ou les mégafunctions altdpram, en fonction de l’architecture du périphérique cible.

Figure 1. Schéma de haut niveau de la RAM à port unique.

Téléchargez les fichiers utilisés dans cet exemple :

L’utilisation de cette conception est régie par les conditions générales du contrat de licence d’Intel® Design Example et est soumise.

Tableau 1. Liste des ports RAM à port unique

Nom du port

Type

Description

données[7:0]

Entrée

Entrée de données 8 bits

addr[5:0]

Entrée

Entrée d’adresse 6 bits

Nous

Entrée

Écriture de l’entrée d’activation

Clk

Entrée

Entrée d’horloge

q[7:0]

Sortie

Sortie de données 8 bits

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