Modèle VHDL permettant d’inférer des blocs DSP dans des Stratix® III et IV FPGAs

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Les familles Stratix III et Stratix IV FPGA ont des blocs de traitement des signaux numériques (DSP) hautes performances optimisés pour les applications DSP. Ce modèle montre comment déduire des blocs DSP possédant des fonctionnalités différentes du code VHDL dans les périphériques Stratix III et Stratix IV.

Chacune des opérations DSP suivantes (avec les ressources utilisées dans les exemples) s’adapte dans un bloc DSP 18 bits :

  • Adder à quatre multiplicateurs
  • Multiplicateur quatre
  • Quatre adder multiplicateurs avec entrée enregistrée par transfert
  • Multiplication complexe
  • Huit adder multiplicateurs avec chaîne d’adder de sortie

En outre, lorsque l’emballage des registres se produit pour une de ces opérations DSP, aucune cellule logique supplémentaire n’est nécessaire pour les registres.

Téléchargez les fichiers utilisés dans cet exemple :

L’utilisation de cette conception est régie par les conditions générales du contrat de licence d’Intel® Design Example et est soumise.

Les fichiers téléchargés dans le fichier zip comprennent :

  • four_mult_add — Dossier contenant le fichier source et projet du logiciel de développement Quartus® II pour l’exemple de quatre modules multiplicateurs
  • four_mult_accum — Dossier contenant le fichier source et du projet Quartus II pour l’exemple de quatre multiplicateurs.
  • four_mult_add_shift_register_input — Dossier contenant le fichier source et du projet Quartus II pour l’addeur multiplicateur quatre avec exemple d’entrée enregistrée par changement
  • complex_mult — Dossier contenant le fichier source et du projet Quartus II pour l’exemple de multiplication complexe
  • sum_of_eight_adder_chain — Dossier contenant le fichier source et du projet Quartus II pour l’addeur de multiplicateur huit avec exemple de chaîne d’adder de sortie

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