Cet exemple décrit une conception multiplicateur-accumulateur non signée 8 bits avec des ports d’E/S enregistrés et une charge synchrone dans Verilog HDL. Les outils de synthèse sont capables de détecter les conceptions d’accumulation multiplicateurs dans le code HDL et d’inférer automatiquement le altmult_accum mégafunction pour fournir des résultats optimaux.
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L’utilisation de cette conception est régie par les conditions générales du contrat de licence Intel® Design Example.
Tableau 1. Liste des ports Multiplicateurs-Accumulateur non signés
Description | du type de nom de | port |
---|---|---|
dataa[7:0], datab[7:0] |
Entrée | Entrées de données 8 bits |
Clk | Entrée | Entrée d’horloge |
aclr | Entrée | Entrée claire asynchrone |
clken | Entrée | Entrée d’activation de l’horloge |
décharger | Entrée | Entrée de charge synchrone |
adder_out[15:0] | Sortie | Sortie de données 16 bits |