Verilog HDL : RAM à port unique

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Cet exemple décrit une mémoire vive 64 bits x 8 bits à port unique avec des adresses de lecture et d’écriture communes dans Verilog HDL. Les outils de synthèse sont capables de détecter les modèles de RAM à port unique dans le code HDL et d’inférer automatiquement l’altsyncram ou les mégafunctions altdpram, en fonction de l’architecture du périphérique cible.

Figure 1. Schéma de haut niveau de la RAM à port unique.

Téléchargez les fichiers utilisés dans cet exemple :

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