Cet exemple décrit une mémoire vive 64 bits x 8 bits synchronisée avec différentes adresses de lecture et d’écriture dans Verilog HDL. Les outils de synthèse sont capables de détecter les conceptions de RAM synchrones double horloge dans le code HDL et d’inférer automatiquement la mégafunctions altsyncram ou altdpram, en fonction de l’architecture du périphérique cible.
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Le tableau 1 répernumère les ports de la conception de la RAM à double horloge synchrone.
Tableau 1. Liste des ports RAM synchrones double horloge
Nom du port |
Type |
Description |
|---|---|---|
données[7:0] |
Entrée |
Entrée de données 8 bits |
read_addr[5:0] |
Entrée |
Entrée d’adresse en lecture 6 bits |
write_addr[5:0] |
Entrée |
Entrée d’adresse 6 bits |
Nous |
Entrée |
Écriture de l’entrée d’activation |
read_clock |
Entrée |
Lire l’entrée de l’horloge |
write_clock |
Entrée |
Écriture de l’horloge |
q[7:0] |
Sortie |
Sortie de données 8 bits |