Verilog HDL : module d’extension/sous-secteur

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Cet exemple décrit une conception d’adder/sous-secteur 8 bits à deux entrées dans Verilog HDL. L’unité de conception passe dynamiquement entre les opérations d’ajout et de soustraction à l’aide d’un port d’entrée add_sub.

Figure 1. Diagramme de haut niveau de l’addeur/sous-secteur.

Téléchargez les fichiers utilisés dans cet exemple :

Tableau 1. Liste des ports d’extension/sous-secteur

Description du type de nom de port
dataa[7:0], datab[7:0] Entrée Entrées de données 8 bits
add_sub Entrée Port d’entrée permettant la commutation dynamique entre les opérations d’ajout et de soustraction
Clk Entrée Entrée d’horloge
résultat[8:0] Sortie Sortie de données 8 bits et un carry/très sensible bit (MSB)
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