Cet exemple de conception montre l’utilisation de la mémoire étroitement couplée dans des conceptions comprenant Nios II processeur. En mettant en place l’hôte de mémoire à couplement étroit du processeur, Nios II permet au processeur de bénéficier d’un accès fixe à faible latence à la mémoire sur puce pour les applications critiques en matière de performances. Cette conception est fournie pour les kits de développement Intel® FPGA suivants :
- kit d’évaluation embarqué Nios II, édition Cyclone® III
- Kit de développement de systèmes embarqués, édition Cyclone III
- Kit de développement FPGA Stratix® IV GX
Utiliser cet exemple de conception
- Le didacticiel du processeur Nios II utilise une mémoire étroitement couplée décrit les instructions détaillées pour créer un système Nios II qui utilise une mémoire à coupler étroitement.
- tcm.zip contient les fichiers C nécessaires à l’exécution de la conception comme expliqué dans le document.
- Nios II exemple de conception standard Ethernet fournit la plateforme matérielle sur laquelle fonctionne la conception.
L’utilisation de cette conception est régie par les conditions générales du contrat de licence Intel® Design Example.
Configuration matérielle requise
- Nios II cœur avec hôte étroitement couplé
- Mémoire sur puce
- Contrôleur SDRAM DDRx
- JTAG UART
- Timer système
- Timer haute résolution
- Compteur de performances
- E/S parallèles LED (PIOs)
- Périphérique d’identification système (ID)
Liens connexes
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