Dans la conversion ascendante numérique, les signaux de base sont interpolés en fréquence intermédiaire (FI), puis modulés numériquement par des porteuses sinusoïdales IF. Selon la théorie de Nyquist, la fréquence porteuse IF est limitée à la moitié de la fréquence d’échantillonnage des circuits FI. Cet exemple de conception montre comment réaliser une conversion numérique ascendante avec une fréquence porteuse IF supérieure à la fréquence de Nyquist. La clé est d’exploiter la périodicité des signaux sinusoïdaux et la fréquence d’échantillonnage élevée du sérialiseur de signaux différentiels basse tension (LVDS) intégré à Intel® FPGAs. La modulation des signaux IF à des fréquences porteuses plus élevées tire pleinement parti du taux d’échantillonnage élevé des convertisseurs numérique-analogique (DAC) modernes et allège le besoin d’oscillateurs analogiques commandés en tension (VCO) et de mélangeurs.
Description de la conception
La figure 1 montre le schéma fonctionnel du système de conversion ascendante numérique polyphasée. La zone ombrée contient les modules utilisés dans cet exemple de conception. Par défaut, les filtres polyphasés fonctionnent à 100 MHz. Avec quatre composants polyphasés, la sortie de l’émetteur LVDS a un débit de données de 400 MHz. Dans un modem à conversion ascendante conventionnel, la fréquence porteuse IF est limitée à 50 MHz maximum par la fréquence d’horloge de l’oscillateur à commande numérique (NCO). Cependant, en exploitant le crénelage, la fréquence porteuse de sortie dans cet exemple de conception est centrée sur 160 MHz.
Dans la figure 1, les signaux d’inphase et de quadrature sont notés respectivement I et Q. Les signaux de bande de base I et Q sont généralement interpolés à un débit de données plus élevé en utilisant soit la cascade de filtres FIR, soit la cascade de filtres FIR et CIC. Le taux global de suréchantillonnage dépend des applications et est noté comme une variable 2x sur la figure 1.
Les sous-filtres polyphasés sont construits à partir d’un filtre passe-bas avec une bande de transition nette. Les coefficients sont choisis de manière à ce que les images du spectre aliasé puissent être efficacement filtrées par le filtre FIR polyphasé. Contrairement au filtre passe-bas d’une conception à conversion ascendante conventionnelle, ce filtre polyphasé ne peut généralement pas se permettre d’avoir une large bande passante de transition.
Cet exemple inclut un fichier de conception de chemin de données DSP Builder et un fichier d’intégration de haut niveau dans VHDL. Un banc d’essai et un script de simulation ModelSim* sont également fournis.
Télécharger l’exemple de conception
Logiciel Quartus® II Projet DSP Builder
Tableau 1. Paramètres de l’exemple de conception d’un modem polyphase
| Valeurs des paramètres système | |
|---|---|
| Fréquence de sortie normalisée des NCO | 2/5 |
| Fréquence de sortie des NCO du monde réel à 100 MHz | 40 MHz |
| Fréquence de sortie de la porteuse normalisée sur le débit de données de sortie LVDS | 2/5 |
| Fréquence de sortie de l’opérateur du monde réel à 100 MHz | 160 MHz |
| Largeur de bit d’entrée du filtre polyphasé | 16 |
| Coefficients du filtre polyphasé Largeur de bits | 18 |
| Ordre général des filtres FIR | 100 |
| Précision de l’accumulateur NCO | 32 |
| NCO Précision angulaire | 18 |
| Largeur de bits du DAC | 14 |
| Fréquence de sortie LVDS à 100 MHz d’horloge d’entrée | 400 MHz |
| Transmetteur LVDS Nombre de canaux | 14 |
| Facteur de sérialisation LVDS | 4 |