Nios® II exemple de conception de multiprocesseur

Recommandé pour :

  • Appareil : Cyclone® III

  • Quartus® : Inconnu

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L’exemple de conception de Nios II multiprocesseur démontre l’utilisation de plusieurs processeurs Nios II dans un Intel® FPGA. Bien que cet exemple vise principalement à démontrer un système matériel hiérarchique correctement construit, il contient également le logiciel permettant d’exercer les capacités de traitement interproférateur du système.

Cet exemple met en œuvre le problème de synchronisation classique des « philosophes à manger ». Imaginez cinq philosophes assis à une table ronde. Un sidlérateur unique est placé entre chaque philosophe. Chaque philosophe essaie d’abord d’attraper le ssytère à sa gauche, puis le ssytère à sa droite. Si les deux esthlés sont acquis, le philosophe peut manger. Après un petit retard qui représente le temps de l’inhpidation, chaque philosophe tombe les deux sytets, les rendant disponibles à ses philosophes voisins. Après un autre petit retard, qui représente le temps de réflexion, le cycle se répète. Pour éviter l’deadlock, si un philosophe ne peut pas récupérer le ssynte droit immédiatement après avoir torsadé le ssylst de l’adénose gauche, il doit abandonner le gauchiser et réessayer ultérieurement.

Créée avec Qsys, la conception matérielle hiérarchisée consacre cinq processeurs à mettre en œuvre chacun de cinq philosophes à manger et cinq réinventeurs matériels afin d’implémenter chacun de cinq sytèmes. Un processeur Nios II et une RAM sur puce se trouvent au premier niveau, ainsi qu’un UART et un timer JTAG. Chacun des cinq sous-systèmes partage le haut niveau de LA RAM sur puce et contient un processeur Nios II, JTAG UART, timer, et il s’agit d’un périphérique matériel qui fournit aux processeurs un traitement de préhôtes mutuellement exclusif. Les ponts de pipeline Avalon® memory-mapped (Avalon-MM) permettent la communication entre les sous-systèmes et les composants de haut niveau, ainsi qu’entre les processeurs et les mémorisations situés dans des sous-systèmes logiquement adjacents connectés en anneau.

Le logiciel dining_philosophers.c fonctionne sur chacun des cinq processeurs de sous-système, mettant en œuvre les processus d’acquisition et de mise à l’œuvre de la vision, de la soumission et de la création de symétries. Le processeur de haut niveau exécute philosophers_monitor.c, acceptant des commandes numériques pour acquérir n’importe quel traitement. Cela empêche les deux processeurs « philosophaux » logiquement adjacents de s’insinorcer à l’avant jusqu’à ce que le " préliveur " soit publié.

Spécifications de la conception du matériel

  • Assistance de la carte
    • Carte de développement FPGA Cyclone® III 3C120
  • cœurs de processeur Nios II/f, débogage activé, avec cache d’instructions de 4 Ko et cache de données de 2 Ko : 6
  • Timers système : 6
  • RAM embarquée : 64 Ko
  • Périphériques UART JTAG : 6
  • Périphériques Dustex : 5
  • ID système périphérique : 1

Cet exemple de conception est basé sur le système construit dans le didacticiel Creating Multiprocessor Nios II Systems (PDF). Pour obtenir des informations détaillées sur la mise en œuvre de Nios II systèmes multiprocesseurs, reportez-vous au tutoriel mentionné ci-dessus.

Schéma

Figure 1. Diagramme de blocs système Nios II multiprocesseur hiérarchique

Téléchargez le fichier utilisé dans cet exemple :

Le fichier .zip contient tous les fichiers matériels et logiciels nécessaires pour reproduire cet exemple, ainsi qu’un fichier readme.txt.

L’utilisation de cette conception est régie par les conditions générales du contrat de licence d’Intel Design Example et soumises.

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