Exemples de conception des CPLD MAX® II et MAX

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Les exemples montrés dans les tableaux 1 à 5 montrent diverses caractéristiques des familles de CPLD MAX II et MAX faible consommation utilisant le logiciel Quartus® II ou MAX+PLUS® II. Pour plus d’informations sur les différentes méthodes d’entrée de gamme, reportez-vous aux fichiers d’aide de Quartus II ou au logiciel MAX+PLUS II.

Ces exemples de conception sont conçus uniquement pour les périphériques Intel® FPGA. Les exemples sont fournis sur une base « telle quelle » et ne sont fournis sans garantie.

Chaque exemple de conception des tableaux 1 à 3 comprend ce qui suit :

  • Code source dans Verilog
  • Testbench dans Verilog
  • Les fichiers du projet et les fichiers de programme du logiciel Quartus II Web Edition version 6.0 du projet pour le PANNEAU B2 ou la carte de démonstration QUE LE (l’élément logique et les ressources d’E/S indiqués dans les tableaux 1 à 3 sont dérivés de compilations de conception utilisant le logiciel Quartus II version 7.2)
  • Fichier de projet du logiciel ModelSim* 6.1d Web Edition avec testbench, fichiers image d’ondes
    • Fichier de simulation non inclus pour les simulations de grande taille
  • Documentation

D’autres exemples sont disponibles sur la page MAX II Reference Designs .

Les exemples de conception MAX II et MAX CPLD des tableaux 5 sont groupés par fonctionnalité. Cliquez sur la méthode d’entrée de gamme pour voir l’exemple de conception.

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