Les protocoles d’interface permettent une connectivité de puce à puce, de carte à carte ou de boîte à boîte dans les conceptions de systèmes. Les solutions de propriété intellectuelle (PI) de Intel FPGA et de nos partenaires répondent aux besoins d’un large éventail d’applications et tirent parti des émetteurs-récepteurs intégrés dans nos dispositifs FPGA et ASIC. Les solutions de protocole d’interface sont fournies en tant que cœurs IP et modèles de référence concédables sous licence, ainsi que des mégafunctions et des exemples de conception sans frais.
Visitez notre section Protocoles d’émetteur-récepteur pour en savoir plus sur les émetteurs-récepteurs intégrés et sur leurs solutions de protocole d’interface d’assistance.
Les modèles destinés à la famille d’appareils Intel MAX 10 FPGA et ses kits de développement sont disponibles dans le nouveau Magasin Design.
| Exemples de conception de | kits de développement | ciblé de périphérique | pris en charge parQsys Conforme | version Quartus II |
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Extension de broches GPIO à l’aide d’une interface de bus I2C dans MAX II CPLD : AN 494 (PDF) |
MAX II | - | - | - |
Interface pour jauge de batterie I2C utilisant MAX CPLD II : AN 493 (PDF) |
MAX II | - | - | - |
Implémentation d’un contrôleur SMBus MAX CPLD II : AN 502 (PDF) |
MAX II | - | - | 10 |
Périphériques SDIO à multiplexage utilisant MAX CPLD II : AN 509 (PDF) |
MAX II | - | - | - |
| Cyclone III | Kit de développement de systèmes embarqués Intel FPGA, édition Cyclone III | - | 9.1 | |
RapidIO : hôte de maintenance au pont d’agent de maintenance du système |
- | - | - | Tout |
Hôte d’interface périphérique série (SPI) dans MAX II CPLD : AN 485 (PDF) |
MAX II | - | - | 7.2 |
SMBus pour l’extension des broches GPIO dans MAX II CPLD : AN 484 (PDF) |
MAX II | PRÉHÔTESSE DE L’ENTENTENT MAIS | - | - |
| MAX II | - | - | - | |
| MAX II | - | - | 10 | |
| MAX II | PRÉHÔTESSE DE L’ENTENTENT MAIS | - | 7.2 |