FAQ sur l’étalonnage EMIF, problèmes connus et liste de contrôle

Des questions-réponses et des listes de contrôle sont fournies pour résoudre les problèmes d’étalonnage EMIF des interfaces de mémoire externe.

Cette directive est destinée à vous aider à résoudre les défaillances d’étalonnage pour la conception d’interfaces de mémoire externe à l’aide d’UniPHY sur Intel® FPGA périphériques. Il s’agit d’une première étape du débogage de la conception avant de demander l’assistance technique de l’équipe d’application de l’usine. Vous pouvez utiliser ce guide pour vous aider à identifier les causes possibles de défaillance de l’étalonnage. Bien que cette ligne directrice ne couvre pas tous les cas possibles, elle identifie la majorité des conditions qui pourraient conduire à un échec de l’étalonnage.

FAQ relatives aux paramètres IP UniPHY de base qui auront un impact sur l’étalonnage

Oui. L’étalonnage est spécifique à la carte et nécessite que le réglage de la carte soit saisi correctement. Exécutez la simulation de trace de la carte pour déterminer les délais de trace de la carte et saisissez-le correctement.

Choisissez le facteur de déclassement Setup and Hold (Configuration) comme indiqué sur la fiche technique du fournisseur de mémoire.

Oui. L’étalonnage échouera si vous avez un biais addr/cmd incorrect. L’étalonnage échouera à la première étape de lecture.

Des paramètres de synchronisation incorrects tels que la latence CAS, l’adresse et la commande pour écrire l’alignement des données peuvent entraîner l’échec de l’étalonnage. Il échouera pendant l’étape d’étalonnage de la latence d’écriture pour UniPHY.
Le paramètre de mémoire devra suivre la vitesse de fonctionnement spécifique de la conception, et non suivre la vitesse de la mémoire.

Oui, vous devez toujours régénérer l’IP lorsque vous passez d’une version du logiciel Quartus Prime ou Quartus II à une autre. Permet de s’assurer que le projet dispose de la bonne version d’UniPHY et du contrôleur. Vous aurez le dernier UniPHY mais vous avez toujours l’ancien contrôleur si l’IP n’est pas régénéré.

Non. Mais vous pouvez modifier le paramètre de phase sur l’interface graphique pour rendre l’inclinaison de l’horloge plus équilibrée.

C’est possible. Veuillez vous assurer que vous comprenez bien l’impact des contraintes supplémentaires spécifiques sur la fonctionnalité EMIF avant d’implémenter la contrainte sur la conception.

Relâchez la version avant que le réglage des trois états n’affecte l’échec de l’étalonnage des appareils non série V. Pour vérifier que la version est effacée avant le paramètre tri-états : Assembler>Settings>release est effacé avant les trois états.
Si ce n’est pas au stade « off », veuillez ajouter l’affectation ci-dessous dans le fichier QSF :
« set_global_assignment -name RELEASE_CLEARS_BEFORE_TRI_STATES OFF » Le paramètre et la valeur par défaut doivent être « off ».

Oui. La définition et l’affectation des ports sont importantes dans VHDL car une mauvaise définition empêchera le logiciel Quartus Prime ou Quartus II de connecter correctement les ports. Et cela pourrait empêcher la conception de sortir de l’étalonnage.

FAQ relative à la conception des cartes de base qui aura un impact sur l’étalonnage

Oui. La disposition de la carte qui a été mal conçue entraînera un échec d’étalonnage. Suivez les directives de disposition de la carte lors de la conception de la carte.

Le bruit ou la gigue provenant d’une autre interface ou opération peut corrompre le signal de l’interface. Toujours déboguer dans un état silencieux ou éteindre toutes les autres opérations sur la carte et exécuter la conception autonome qui a le problème.

Le CK doit être plus long que le DQS car seuls les signaux DQS peuvent être ajustés (retardés) pendant l’étalonnage.

Non. Intel FPGA recommande de ne pas mettre fin à mem_reset_n du tout. La spécification Micron ne mentionne pas non plus de tractions ou de pull-down. Veuillez confirmer que la terminaison de la carte est conforme aux spécifications JEDEC.

Si vous utilisez 2 périphériques de mémoire différents (de manière interchangeable) dans la même carte, utilisez la valeur la plus défavorable des deux interfaces de mémoire dans les paramètres GUI du périphérique de mémoire et de l’environnement PCB.

Non. Veuillez vous assurer que le Vtt est terminé et découplé correctement.

Problèmes connus ayant causé l’échec de l’étalonnage

C’est possible. Veuillez vous assurer que vous disposez de la dernière version de silicium qui a le correctif fPLL. Sinon, veuillez vérifier la phase PLL et le signal de verrouillage. Si cela reste bas, c’est lié au problème mondial de la PLL.

C’est possible. Ce problème peut entraîner des échecs à n’importe quelle étape du processus d’étalonnage. Ce problème a été corrigé dans Quartus II version 13.1 et 14.0 via des correctifs.

Problèmes connus qui ont été résolus dans les versions précédentes du logiciel

Ce problème n’a causé aucun échec d’étalonnage auparavant. Pour confirmer, vous devez acheminer le signal dll_delayctrlout dans Signal Tap et observer la transition lorsque Lire les données de Read FIFO est corrompu. Ce problème est résolu dans le Quartus® II version 13.0SP1 DP5.

Le problème d’échec de lecture HMC-IOREG n’entraîne pas de défaut d’étalonnage. Ce problème a été résolu dans le Quartus® II version 13.0SP1 DP5 (Arria® V et Cyclone® FPGA) et 13.1 (SoC Arria V et SoC Cyclone® V) et les versions ultérieures.

Une séquence d’étalonnage plus ancienne pour la broche DM n’est pas optimale, ce qui peut entraîner un échec de l’étalonnage. Vérifiez le rapport d’étalonnage pour connaître la fenêtre de validité des données pour les broches DM. Si la fenêtre de validité des données est zéro, cela signifie qu’elle est liée à ce problème. Effectuez une mise à jour du logiciel Quartus Prime ou Quartus II v13.0 ou supérieur pour résoudre ce problème.

C’est possible. Les clients utilisant Quartus II version 13.1.1 et 13.1.2 rencontreront un échec d’étalonnage de la SDRAM à l’étape 1, sous-étape 1. Ce problème est résolu dans Quartus II version 13.1.3.

C’est possible. Ce problème peut entraîner l’échec du processus d’étalonnage lorsque le client utilise Quartus II version 13.0 ou 13.0SP1. Ce problème a été résolu dans le logiciel Quartus Prime ou Quartus II version 13.1 et supérieure.

Comment contacter l’assistance ?

Vous trouverez ci-dessous les deux façons d’obtenir de l’aide :

Instructions sur la façon de s’inscrire au programme assistance Intel® Premier (IPS) for Intel® FPGA

  • Informations de base sur la conception / le projet avec projet d’archive joint.
  • Énumérez la condition défaillante.
  • Préparez un SignalTap*2 qui a les signaux requis.
  • Signal d’échec de l’étalonnage de déclenchement pour la conception qui échoue à l’étalonnage.
  • Déclenchez le signal d’échec d’état pour la conception qui échoue au test de lecture/écriture.
  • Utilisez le kit d’outils de débogage pour vérifier la marge/la fenêtre. Générez le rapport de débogage sur le kit d’outils de débogage.
  • Répertoriez toutes les modifications apportées aux contraintes UniPHY par défaut dans la demande de service.
  • Essayez de reproduire le problème à l’aide d’Intel FPGA conception Expale.

Liste de vérification pour le dépannage de l’échec d’étalonnage

Nombre

Question

Oui/Non

1.

La conception est-elle capable de fermer l’heure dans le logiciel Quartus Prime ou Quartus II ? Synchronisation DDR propre.

2.

La disposition de la carte suit les directives de présentation de la carte du manuel EMI.

3.

Le placement des broches dans la conception suit les directives de broche

4.

L’appareil et l’interface peuvent prendre en charge la configuration indiquée dans l’estimateur de spécifications.

5.

Le paramètre de mémoire du logiciel Quartus Prime ou Quartus II représente avec précision la configuration et les conditions de fonctionnement.

6.

Les paramètres OPT et ODT sont corrects.

7.

Pour la DDR3 à rang unique, définissez le paramètre de l’interface graphique sur « Dynamic ODT Off » (ODT dynamique désactivé).

8.

Le paramètre de synchronisation de mémoire correct pour l’interface que vous utilisez est entré dans le logiciel Quartus Prime ou Quartus II.

9.

Disposez-vous des données de biais de carte précises dans l’assistant logiciel Quartus Prime ou Quartus II ?

10.

Le problème existe-t-il dans la version précédente du logiciel Quartus Prime ou Quartus II ?

11.

Régénérez l’IP lors de la mise à niveau de la version du logiciel Quartus Prime ou Quartus II.

12.

Avez-vous essayé d’utiliser le séquenceur RTL si Nios® II séquenceur échoue pour l’interface RLDRAM II ou QDR II ?

13.

Avez-vous vérifié l’alimentation en tension pour vous assurer que tous les niveaux de tension sont corrects ? Liste des tensions sont :

  • VCCIO (en anglais seulement)
  • VCCINT
  • VCCD_PLL
  • VCC
  • VTT (en anglais seulement)
  • VREF

14.

Les terminaisons de signal Addr/Cmd sont-elles effectuées correctement ?

15.

Le centre du signal Addr/Cmd est-il aligné sur l’horloge de mémoire côté mémoire ?

16.

Avez-vous des broches DM flottantes ?

17.

Les connexions des broches OCT et les règles OCT sont-elles suivies sur votre carte ?

18.

Les broches Rup et Rdn ou Rzq sont-elles correctement connectées à la fois du côté FPGA et du côté interface de votre carte ?

19.

Avez-vous modifié des contraintes par défaut d’UniPHY ?

20.

Le problème existe-t-il uniquement sur ce PCB ou sur un certain nombre de PCB ?

21.

La conception passe-t-elle à des températures de fonctionnement différentes ?

22.

Le décalage entre les signaux au sein de chaque groupe DQ est-il inférieur ou égal à 50 ps ?

23.

Vérifiez s’il y a un message d’avertissement sur le rapport Quartus Prime ou Quartus II.

24.

La conception est-elle réussie lorsqu’elle est exécutée à une fréquence de fonctionnement inférieure ?

25.

La conception passe-t-elle lors de l’utilisation de la mémoire avec une partie mémoire plus rapide ?

26.

Exécutez l’interface autonome qui présente le problème et mettez hors tension toutes les autres interfaces. Est-ce que ça passe ?

27.

Générez un exemple de conception avec les mêmes paramètres de périphérique et de mémoire et appliquez la même affectation de broches. Est-ce que ça passe ?

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