ID de l'article: 000099598 Type de contenu: Dépannage Dernière révision: 30/08/2024

Pourquoi rx_ready[i](i>0) de PMA/FEC Direct PHY FPGA IP F-tile est-il égal à 0 alors que le nombre de voies PMA est défini sur plus d’une et activé par signal prêt TX et RX voies PMA ?

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 24.1 du logiciel Quartus® Prime Pro Edition, rx_ready[i](i>0) de F-Tile PMA/FEC Direct PHY FPGA IP à égalité à 0 lorsque le nombre de voies PMA est défini sur plus d’une et active par voie PMA le signal TX et RX prêt à l’emploi.

    Résolution

    Pour contourner ce problème dans la version 24.1 du logiciel Quartus® Prime Pro Edition, vous pouvez surveiller l’état rx_lane_current_state[i][1] à la place rx_ready[i](i>0).

    Ce problème devrait être résolu dans une prochaine version du logiciel Quartus Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™ 7

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