ID de l'article: 000099552 Type de contenu: Dépannage Dernière révision: 21/08/2024

Pourquoi est-ce que les erreurs FEC non corrigibles ou le signal « o_rx_pcs_ready » sont faibles pendant les tests de réinitialisation pour la variante F-Tile Ethernet FPGA Hard IP pour les conceptions PAM4 avec FEC activé ?

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lorsque vous utilisez certains modules optiques, vous pouvez voir des erreurs FEC non corrigibles ou un signal « o_rx_pcs_ready » faible lors du test de réinitialisation pour la variante Ethernet F-Tile Intel FPGA Hard IP pour les liaisons PAM4 avec FEC activé.

    Résolution

    La solution à ce problème consiste à comprendre le temps de stabilisation de la liaison pour le module et à augmenter le délai avant de vérifier la liaison. Vous devrez peut-être publier une autre réinitialisation pour récupérer le lien.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™ 7

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