Pourquoi la conception IP F-tile Serial Lite IV avec modulation PAM4 ne parvient-elle pas à établir une liaison active pendant la simulation ?

En raison d’un problème dans le logiciel Quartus® Prime Pro Edition 24.2 et les versions antérieures, vous pouvez observer que la conception du F-Tile Serial Lite IV Intel FPGA IP avec modulation PAM4 ne parvient pas à obtenir le rx_link_up affirmé dans la simulation. En effet , rx_cdr_lock n’est pas affirmé, ce qui fait que rx_pcs_ready n’est pas affirmé. Cette défaillance est due à une mauvaise interprétation du maître et de l’esclave AIB, introduisant une erreur de réalignement dans les données série dans le contrôleur de réinitialisation logicielle.

Aucune solution de contournement n’est disponible.

• Ce problème n’existe qu’en simulation et n’affecte pas les résultats des tests matériels.
• Ce problème peut disparaître lorsque vous réexécutez la simulation. En effet, le simulateur peut prendre en charge la génération aléatoire de graines et certaines graines ne rencontreront pas cet échec.

Ce problème est résolu à partir de la version 24.3.1 du logiciel Quartus® Prime Pro Edition.