ID de l'article: 000099391 Type de contenu: Errata Dernière révision: 02/08/2024

Pourquoi observe-t-on une erreur de liaison dans la simulation à l’aide de l’IP matérielle FPGA Ethernet F-Tile lorsqu’elle est utilisée dans la conception d’exemple de système IP FPGA MACsec ?

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans les versions 24.1 et 24.2 du logiciel Quartus® Prime Pro Edition, l’IP matérielle de F-Tile Ethernet FPGA affiche une erreur de liaison, ce qui entraîne un accusé de réception de la réinitialisation de l’émetteur et un échec de la stabilité des voies de l’émetteur.

    Ce problème se produit dans les conceptions faites sur mesure, comme dans l’exemple de conception du système IP MACsec FPGA.

    Résolution

    Ce problème devrait être résolu dans une prochaine version du logiciel Quartus Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™ 7

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