La version 24.2 du logiciel Quartus® Prime Pro Edition fournit une prise en charge matérielle limitée pour les IP ou les fonctionnalités d’Agilex™ 5, comme indiqué dans le tableau ci-dessous. En outre, les modèles de périphériques, les flux binaires et le microprogramme des périphériques ne sont pas finalisés.
Les problèmes connus ayant un impact sur des fonctionnalités spécifiques d’Agilex™ 5 peuvent être référés à la recherche d’articles de la base de connaissances Agilex 5.
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Caractéristiques de l’appareil/IP |
IP/fonctions non validées dans le matériel pour 24.2 | |
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Émetteur-récepteur |
GTS PMA/FEC Direct PHY FPGA IP |
PCS Direct Mode |
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IP du séquenceur de réinitialisation GTS FPGA | ||
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Horloges PLL du système GTS FPGA IP | ||
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Boîte à outils de l’émetteur-récepteur GTS |
Options FEC | |
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Ethernet |
IP matérielle FPGA Ethernet GTS |
SyncE, fonctionnalités MAC (SFC, PFC, CRC), adaptation manuelle |
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Bouclage client dans ED | ||
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IP FPGA Ethernet 40G à faible latence |
SyncE, fonctionnalités MAC (SFC, PFC, CRC). | |
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IP FPGA Ethernet triple vitesse |
Bouclage sur MII/GMII, interface RGMII, contrôle de flux, embase Align-Packet avec 32 bits | |
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Kit d’outils Ethernet |
Multi-instances sans PTP | |
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Bouclage externe avec PTP | ||
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Pcie |
GTS AXI Streaming FPGA IP pour PCI Express |
Exemple de conception, PTM |
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Interlaken |
GTS Interlaken FPGA IP |
IP non validée dans le matériel |
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JESD204 |
JESD204C GTS FPGA IP |
IP non validée dans le matériel |
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PHYLITE |
PHY Lite pour interfaces parallèles FPGA IP |
IP non validée dans le matériel |
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HPS (HPS) |
Processeurs et périphériques | |
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Vidéo |
E/S FPGA DisplayPort |
IP non validée dans le matériel |
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GTS DisplayPort Phy Altera FPGA IP |
IP non validée dans le matériel | |
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GTS HDMI FPGA IP |
IP non validée dans le matériel | |
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Processeurs et périphériques GTS SDI II FPGA IP |
IP non validée dans le matériel | |