Erreur(13224) : erreur Verilog HDL ou VHDL à altera_merlin_burst_adapter_13_1.sv(971) : l’index 11 est hors de la plage [10:0] pour 'd0_int_nxt_addr'

En raison d’un problème dans le logiciel Quartus® Prime Pro Edition version 24.2 et antérieure. Vous verrez l’erreur illustrée ci-dessus lorsque la largeur d’adresse est définie sur inférieure à la largeur d’adresse minimale requise correcte dans l’IP AXI Bridge FPGA. L’erreur sera visible lors de l’étape d’analyse et de synthèse de Quartus® Prime Pro.

Pour contourner ce problème dans le logiciel Quartus® Prime Pro Edition version 24.2 et versions antérieures, procédez comme suit :

1. Double-cliquez sur AXI Bridge FPGA IP dans Platform Designer.
2. Augmentez la largeur d’adresse dans les paramètres de pont pour l’IP du pont AXI FPGA.
3. Cliquez sur le bouton Generate HDL.
4. Enregistrez les modifications avant l’actualisation.
5. Relancez l’étape d’analyse et de synthèse dans le logiciel Quartus® Prime Pro Edition.

Ce problème devrait être résolu dans une prochaine version du logiciel Quartus® Prime Pro Edition.