ID de l'article: 000099078 Type de contenu: Dépannage Dernière révision: 18/11/2024

Pourquoi mes broches de sortie ne sont-elles pas reconnues dans Quartus® Pin Planner après Analyse & Synthèse ?

Environnement

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans le logiciel Quartus® Prime Pro Edition version 23.3 et ultérieure, les signaux de sortie sans affectations de fil dans Verilog HDL ne sont pas reconnus par le planificateur de broches après analyse et synthèse. Dans les versions antérieures du logiciel Quartus® Prime Pro Edition, les affectations de fil n’étaient pas nécessaires.

Résolution

Ce problème devrait être résolu dans une future version du logiciel Quartus® Prime Pro Edition.

Produits associés

Cet article concerne 2 produits

FPGA Intel® Cyclone® 10 GX
FPGA Intel® Arria® 10 GX

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