ID de l'article: 000099074 Type de contenu: Information et documentation de produit Dernière révision: 19/06/2025

Pourquoi n’affirme-t-ss_cold_rst_ack_n pas moins de 1 ms après avoir affirmé ss_cold_rst_n pour un mélange de configurations AN/LT et non-AN/LT dans la simulation de variante F-Tile IP du sous-système Ethernet FPGA avec le logiciel Quartus®...

Environnement

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans la version 24.1 du logiciel Quartus® Prime Pro Edition, pour les configurations impliquant un mélange de topologie ANLT et non-ANLT (par exemple Port0 - 100G_4 (AN = 1), Port4 - 10G_1 (AN = 0), Port5 - 25G_1 (AN = 1), etc.), lorsque ss_cold_rst_n est affirmé, ss_cold_rst_ack_n n’affirme pas même après 1 ms dans le sous-système Ethernet FPGA simulation IP. Cette opération se produit malgré la définition du commutateur INTC_SIM_AN_LT_ENABLE, car la version du microprogramme (fw_version) n’est pas correctement chargée.

Résolution

Ce problème devrait être résolu dans une prochaine version du logiciel Quartus® Prime Pro Edition.

Produits associés

Cet article concerne 2 produits

FPGA et FPGA SoC Intel® Agilex™ 7 série I
FPGA et FPGA SoC Intel® Agilex™ série F

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