ID de l'article: 000099059 Type de contenu: Dépannage Dernière révision: 27/06/2024

Pourquoi la simulation échoue-t-elle lors de l’utilisation de l’exemple de conception IP F-Tile DisplayPort FPGA ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • DisplayPort*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 24.1 du logiciel Quartus® Prime Pro Edition, la simulation de l’exemple de conception IP F-Tile DisplayPort FPGA s’exécutera pendant plus de 24 heures avant d’échouer avec le message « Simulation pendue ».

    Résolution

    Pour contourner ce problème, modifiez le fichier simulation/rtl/tx_phy/dp_gxb_tx/agi_dp_tx_reconfig.sv comme indiqué ci-dessous en gras.

    FSM_SRC_OUT_RESET9 :
    commencer
    dp_sip_tx_NIOS_pause_request <= {MAX_LANE_COUNT{1'b0}} ;
    Si ( !dp_sip_tx_NIOS_pause_grant_sync)
    fsm_state <= FSM_END ;
    fin

    FSM_END :
    commencer
    if ( !(|dp_sip_tx_reset_control_ack_sync))
    commencer
    dp_sip_tx_reset_control_select <= {MAX_LANE_COUNT{1'b0}} ;
    fsm_state <= FSM_IDLE ;
    fin
    fin

    Ce problème devrait être résolu dans une future version du logiciel Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™ 7

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