ID de l'article: 000098931 Type de contenu: Dépannage Dernière révision: 06/10/2025

Pourquoi l’IP DMA multicanal FPGA pour PCI Express* de H-Tile réduit-elle considérablement les paquets lors de l’exécution de l’exemple de conception de Avalon®-ST Packet Generate/Check ?

Environnement

    Intel® Quartus® Prime Pro Edition

CentOS 8

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans la version 24.1 et antérieures du logiciel Quartus® Prime Pro Edition, vous pouvez remarquer que les paquets TLP sont considérablement interrompus lors de l’exécution de l’exemple de conception de Avalon®-ST Packet Generate/Check Design of Multi Channel DMA FPGA IP for PCI Express* for H-Tile si la taille de la charge utile est définie sur 64/128 octets par descripteur.

Résolution

Pour contourner ce problème, définissez la taille de charge utile supérieure à 128 octets pour le transfert DMA dans la commande lors de l’exécution du test, comme suit pour l’option -p.

./perfq_app -b 0000:98:00.0 -p 256 -d 1 -c 8 -a 8 -l 25 -z -n

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FPGA et FPGA SoC Intel® Stratix® 10

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