ID de l'article: 000098869 Type de contenu: Dépannage Dernière révision: 06/05/2025

Pourquoi y a-t-il des chemins de synchronisation inattendus avec les horloges HPS EMAC dans le rapport de synchronisation lorsque HPS EMAC est acheminé vers le FPGA ?

Environnement

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans la version 24.1 et les versions antérieures du logiciel Quartus® Prime Pro Edition, vous pouvez voir des chemins de synchronisation inattendus dans le rapport de synchronisation des horloges EMAC lorsque HPS EMAC est routé vers le FPGA.

Résolution

L’entité supérieure ci-dessous aide à comprendre les horloges EMAC, « emac1_gtx_clk » et « user0_clock_clk » utilisées dans la conception, où EMAC1 est acheminé vers le FPGA :

Pour contourner ce problème, appliquez les contraintes SDC suivantes :

set_false_path -fall_from emac1_gtx_clk -rise_to emac1_gtx_clk

set_false_path -fall_from emac1_gtx_clk -rise_to user0_clock_clk

Informations complémentaires

Le problème sera résolu dans une future version du logiciel Quartus® Prime Pro Edition.

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FPGA et FPGA SoC Intel® Agilex™ 7

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