ID de l'article: 000098836 Type de contenu: Information et documentation de produit Dernière révision: 10/05/2024

Pourquoi les PLL Agilex™ 7 ne répondent-elles pas à la spécification de la fiche technique pour le temps requis pour verrouiller la configuration de fin d’appareil ou la désaffirmation de la réinitialisation ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Dans la fiche technique de l’appareil Agilex™ 7 FPGAs et SoC, le tableau 30 montre la spécification PLL des E/S pour le temps nécessaire au verrouillage à partir de la configuration de fin de l’appareil ou de la désaffirmation de la réinitialisation, tLOCK étant de 1 ms. La durée doit être mesurée à partir de l’assertion de la broche de init_done ou de la désassertion du signal d’areset, jusqu’à l’affirmation du signal de verrouillage d’une seule PLL d’E/S. Veuillez noter que cette spécification est destinée aux PLL autonomes et ne tient pas compte de la complexité de la conception.

    Résolution

    Aucune solution de contournement n’est nécessaire, car il s’agit simplement de clarifier davantage les informations de la fiche technique.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™ 7

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