Ce message d’erreur peut apparaître lors de l’étape d’analyse et de synthèse lors de la migration d’une conception contenant l’IP du chargeur de Flash série FPGA du logiciel Quartus™ Prime Standard Edition version 20.1 et antérieures vers une version plus récente du logiciel Quartus™ Prime Standard Edition. En effet, les modifications de code dans le fichier de conception Verilog HDL (alt_sfl_enhanced.v) généré de l’IP du chargeur Serial Flash FPGA nécessitent que le module altclkctrl soit instancié dans la conception.

Pour contourner ce problème, procédez comme suit :

• Mettez à niveau le chargeur de Flash série FPGA IP à l’aide de la fonction « Mettre à niveau les composants IP ».

Ou

• Instanciez et ajoutez l’IP ALTCLKCTRL FPGA dans la conception.