Descriptif
Comme FPGA solutions de propriété intellectuelle (IP) ont remplacé Nios® processeur V par FPGA pour Nios II processeur FGPA à partir de la version 24.1 du logiciel Quartus® Prime Pro Edition, vous pouvez rencontrer que les affectations QSF de votre projet pourraient être réorganisées après une mise à niveau IP vers le logiciel Quartus® Prime Pro Edition version 24.1, entraînant une violation de synchronisation après la mise à niveau.
Liste des IP concernées :
- H-tile Hard IP Ethernet Intel FPGA IP (exemple de conception)
- E-tile Hard IP Ethernet Intel FPGA IP (exemple de conception)
- Exemple de conception E-tile Hard IP Agilex™ 7
- Suite de reconfiguration dynamique F-tile FPGA IP
- IP FPGA Stratix® 10 Ethernet 100G à faible latence
- IP Ethernet 25G Stratix® 10 FPGA
- IP FPGA Ethernet 40G E-tile à faible latence
- Exemple de conception de l’FPGA IP Ethernet 50G à faible latence (appareil Stratix® 10)
- Stratix® 10 10GBASE-KR PHY IP
- Exemple de conception IP de reconfiguration dynamique E-tile FPGA
- Stratix® 10 10GBASE-KR PHY IP
- IP du sous-système Ethernet FPGA
- Arria® 10 Émetteur-récepteur natif PHY
- IP de FPGA SDI II (applicable uniquement à l’exemple de conception)
- IP HDMI FPGA (applicable uniquement à l’exemple de conception)
- IP DisplayPort FPGA (applicable uniquement à l’exemple de conception)
- F-tile incluse dans la conception
Résolution
Un correctif est disponible pour résoudre ce problème pour le logiciel Quartus® Prime Pro Edition version 24.1.
Téléchargez et installez le correctif 0.14 à partir du lien approprié ci-dessous.
- Télécharger le correctif 0.14 pour Windows (quartus-24.1-0.14-windows.exe)
- Télécharger le correctif 0.14 pour Linux (quartus-24.1-0.14-linux.run)
- Télécharger le fichier Lisez-moi pour le correctif 0.14 (quartus-24.1-0.14-readme.txt)
Ce problème est résolu à partir de la version 24.2 du logiciel Quartus Prime Pro Edition.