ID de l'article: 000098719 Type de contenu: Messages d'erreur Dernière révision: 15/11/2024

Pourquoi ai-je des échecs de fermeture de synchronisation lors de la compilation de l’exemple de conception EMIF Agilex™ série 7 M pour DDR5 ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® Stratix® 20 IP pour interfaces de mémoire externe
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Dans la version 24.1 du logiciel Quartus® Prime Pro Edition, lors de la compilation de l’exemple de conception EMIF Agilex™ série 7 M pour DDR5, vous rencontrerez les violations suivantes de l’assistant de conception :

    CDC-50012 - Plusieurs domaines d’horloge pilotant une chaîne de synchroniseurs

    TMC-20027 - Filtre de collection correspondant à plusieurs types

    Ces violations entraînent des échecs de fermeture de synchronisation observés dans l’analyseur de synchronisation.

    Résolution

    Les échecs de fermeture de synchronisation résultant de ces violations de Design Assistant peuvent être ignorés et seront mis à jour dans une version ultérieure de Quartus®.

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    Avertissement

    1

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