En raison d’un problème dans le logiciel Quartus® Prime Pro Edition v23.4, les horloges générées illégalement sont signalées dans le rapport de synchronisation lors de l’utilisation de l’IP F-Tile PMA et FEC Direct PHY FPGA sur les appareils Agilex™ 7 dans le logiciel Quartus® Prime Pro Edition v23.4. La capture d’écran suivante est un exemple montrant les horloges générées illégalement dans le rapport de synchronisation.
Ce problème est dû au fait que l’IP F-Tile PMA et FEC Direct PHY FPGA génère des contraintes de synchronisation pour les ports tx_clkout2 et rx_clkout2 qui n’ont pas été activés dans l’IP.
Pour contourner ce problème, activez les ports tx_clkout2 et rx_clkout2 dans l’IP F-Tile PMA et FEC Direct PHY FPGA même s’ils ne sont pas utilisés. Vous pouvez également ignorer ces horloges générées illégalement dans le rapport de synchronisation.
Ce problème a été corrigé dans le logiciel Quartus® Prime Pro Edition v24.1.