Pour une liaison PCIe dans une banque d’émetteurs-récepteurs, il existe deux broches dans les banques HVIO avec une fonction optionnelle de broche perst pour la liaison PCIe.
Vous pouvez connecter PERST# à l’une des broches de réinitialisation. Pour la broche de réinitialisation non utilisée comme PERST #, elle peut être utilisée comme signal HVIO générique.
Par exemple, si la broche PIN_PERST_N_CVP_L1A_0 de la banque 5A est affectée comme PERST# pour la liaison PCIe dans la banque L1A, la broche PIN_PERST_N_CVP_L1A_1 de la banque 5B peut être attribuée en tant que signal HVIO générique.
En raison d’un problème dans les périphériques ES, l’affectation de l’une des deux broches de réinitialisation comme PERST# ne parvient pas à réinitialiser la liaison PCIe.
Pour contourner ce problème, connectez le PERST # au port i_gpio_perst0_n de l’IP FPGA de streaming GTS AXI pour PCI Express, liez le port p0_pin_perst_n_i à logique haut. Attribuez le port i_gpio_perst0_n à l’un des emplacements des broches de réinitialisation dans la banque HVIO correspondante. Les autres broches de réinitialisation non utilisées comme PERST# peuvent être connectées en tant que signal HVIO générique. Le i_gpio_perst0_n ne libère l’émetteur-récepteur PCIe HIP et GTS de la réinitialisation qu’une fois que FPGA passe en mode utilisateur. Par conséquent, CvP n’est pas pris en charge et peut ne pas atteindre l’état Gen 1/2 L0 dans les 100 ms suivant la désactivation de PERST# lors de la réinitialisation à froid.
Dans une future version du logiciel Quartus Prime Pro Edtion, vous pouvez connecter PERST# au port p0_pin_perst_n_i (assignez-le à l’un des emplacements des broches de réinitialisation dans la banque HVIO). Cependant, l’autre broche de réinitialisation dans HVIO ne peut pas être connectée sur PCB. Ces limitations seront fixées dans les appareils de production.