ID de l'article: 000098674 Type de contenu: Messages d'erreur Dernière révision: 15/11/2024

Erreur : Erreur de syntaxe Verilog HDL à f_tile_soft_reset_ctrl_if_mux_vl.sv(592) près du texte si

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 24.1 du logiciel Quartus® Prime Pro Edition, les fichiers sources F-Tile utilisent la norme SystemVerilog 2012. La compilation du projet avec une version standard antérieure de SystemVerilog peut entraîner cette erreur de syntaxe de compilation.

    Résolution

    Pour contourner ce problème, procédez comme suit pour modifier le langage de description de matériel du projet :

    1. Accédez aux affectations > paramètres > l’entrée Verilog HDL

    2. Dans 'Version Verilog', sélectionnez SystemVerilog-2012

    3. Confirmez que l’affectation QSF suivante est définie sur :

    set_global_assignment -name VERILOG_INPUT_VERSION SYSTEMVERILOG_2012

    Ce problème devrait être résolu dans une prochaine version du logiciel Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™ 7

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