En raison d’un problème dans la version 24.1 du logiciel Quartus® Prime Pro Edition, le résumé de clôture de la synchronisation de Design Assistant indique que l’IP FPGA D-PHY MIPI Agilex™ 5 est élevé avec des messages d’avertissement comme indiqué ci-dessous pour certaines combinaisons de fréquence d’horloge de référence et de débit binaire de fonctionnement.
Avertissement(332060) : Nœud : dut|dphy|dphy|arch|dphy_inst|dphy_core_inst|clk_rst|pll_gen[0].iopll_wrap_inst|iopll_inst~ncntr_reg a été déterminé comme étant une horloge mais a été trouvé sans affectation d’horloge associée.
Info(13166) : Register dut|dphy|dphy|arch|dphy_inst|dphy_core_inst|clk_rst|pll_gen[0].iopll_wrap_inst|iopll_inst~mcntr_reg est cadencé par dut|dphy|dphy|dphy|arch|dphy_inst|dphy_core_inst|clk_rst|pll_gen[0].iopll_wrap_inst|iopll_inst~ncntr_reg
Avertissement(332060) : Nœud : dut|dphy|dphy|arch|dphy_inst|dphy_core_inst|clk_rst|pll_gen[0].iopll_wrap_inst|iopll_inst~c0cntr_reg a été déterminé comme étant une horloge mais a été trouvé sans affectation d’horloge associée.
Info(13166) : Node dut|dphy|dphy|arch|dphy_inst|dphy_core_inst|clk_rst|pll_gen[0].iopll_wrap_inst|iopll_inst|out_clk_periph0 est cadencé par dut|dphy|dphy|arch|dphy_inst|dphy_core_inst|clk_rst|pll_gen[0].iopll_wrap_inst|iopll_inst~c0cntr_reg
Avertissement(332060) : Nœud : dut|dphy|dphy|arch|dphy_inst|dphy_core_inst|clk_rst|pll_gen[0].iopll_wrap_inst|iopll_inst~c1cntr_reg a été déterminé comme étant une horloge mais a été trouvé sans affectation d’horloge associée.
Info(13166) : Node dut|dphy|dphy|arch|dphy_inst|dphy_core_inst|clk_rst|pll_gen[0].iopll_wrap_inst|iopll_inst|out_clk_periph1 est cadencé par dut|dphy|dphy|arch|dphy_inst|dphy_core_inst|clk_rst|pll_gen[0].iopll_wrap_inst|iopll_inst~c1cntr_reg
Avertissement(332088) : Aucun chemin n’existe entre la cible d’horloge « dut|dphy|dphy|arch|dphy_inst|dphy_core_inst|clk_rst|pll_gen[0].iopll_wrap_inst|iopll_inst|out_clk_periph0 » de l’horloge « mipi_u0_PHY_CLK_0 » et sa source d’horloge. En supposant une latence d’horloge source nulle.
Avertissement(332088) : Aucun chemin n’existe entre la cible d’horloge « dut|dphy|dphy|arch|dphy_inst|dphy_core_inst|clk_rst|pll_gen[0].iopll_wrap_inst|iopll_inst|out_clk_periph1 » de l’horloge « mipi_u0_PHY_CLK_SYNC_0 » et sa source d’horloge. En supposant une latence d’horloge source nulle.
Avertissement(332088) : Aucun chemin n’existe entre la cible d’horloge « dut|dphy|dphy|arch|dphy_inst|dphy_core_inst|clk_rst|pll_gen[0].iopll_wrap_inst|iopll_inst|vco_clk_periph » de l’horloge « mipi_u0_PLL_VCO_CLK_0 » et sa source d’horloge. En supposant une latence d’horloge source nulle.
Avertissement(332088) : Aucun chemin n’existe entre la cible d’horloge « dut|dphy|dphy|arch|dphy_inst|dphy_core_inst|clk_rst|pll_gen[0].iopll_wrap_inst|iopll_inst|vco_clk[0] » de l’horloge « mipi_u0_PLL_VCO_CPA_CLK_0 » et sa source d’horloge. En supposant une latence d’horloge source nulle.
Ces avertissements de résumé de Design Assistant n’affectent pas l’analyse globale de la synchronisation du logiciel Quartus® Prime Pro Edition, car le délai de chemin est commun aux chemins de lancement et de verrouillage.
Il n’y a pas de solution de contournement dans le logiciel Quartus® Prime Pro Edition version 24.1.
Ce problème a été corrigé dans la version 24.3 du logiciel Quartus® Prime Pro Edition.