ID de l'article: 000098636 Type de contenu: Dépannage Dernière révision: 22/11/2024

Pourquoi le TLP entrant corrompu se produit-il lors de l’utilisation de l’IP R-Tile Avalon® Streaming FPGA pour PCI Express* ?

Environnement

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans la documentation du guide de l’utilisateur R-Tile Avalon® Streaming FPGA pour PCI Express* version 23.4 et antérieure, vous pouvez observer un TLP corrompu lorsque la logique utilisateur décode l’en-tête TLP entrant en suivant le chapitre « Figure 27. Préfixe, en-tête et données TLP lorsque la case à cocher Format d’en-tête PCIe est désactivée ».

Résolution

Pour contourner ce problème, reportez-vous au format suivant lorsque uesr logic décode l’en-tête TLP sur la direction de réception.

Ce problème devrait être résolu dans une prochaine version du guide de l’utilisateur R-Tile Avalon® Streaming FPGA IP for PCI Express*.

Produits associés

Cet article concerne 1 produits

FPGA et FPGA SoC Intel® Agilex™ 7 série I

1

Vous avez besoin d'aide ?

Contacter l'assistance

Avertissement

1

Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.