Pourquoi l’erreur de vérification s’affiche-t-elle lors de la simulation d’Interlaken (2e génération) FPGA exemple de conception IP pour les variantes VHDL ciblant les appareils Agilex™ 7 avec ModelSim SE 2023.4 ou Questa*- FPGA Edition ?

Le message d’erreur suivant peut s’afficher lors de la simulation de l’exemple de conception IP FPGA Interlaken (2e génération) pour les variantes VHDL ciblant les appareils Agilex™ 7 avec ModelSim SE 2023.4 ou Questa*- FPGA Edition.

# ________________________________________________________________# 	 INFO : Commencer à transmettre des paquets
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# heure :            329910000 checker error count          1
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# 	 INFO : Stop transmit packets
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# 	 INFO : Vérification des statistiques
des paquets# __________________________________________________________
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# heure :            344203333 nombre         d’erreurs de vérificateur 25
# 		 CRC24 erreurs signalées :      0
# 		 SOP transmises :         100
# 		 EOP transmises :         100
# 		 SOP reçues :            100
#EOP reçues :            100
# 		  		 Nombre d’erreurs ECC :            0
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# 	 INFO : Échec du test# 
 
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Pour contourner ce problème, veuillez utiliser ModelSim SE 2023.2.

Ce problème devrait être résolu dans une prochaine version du logiciel Quartus® Prime Pro Edition.