Pourquoi est-ce que je vois des résultats de débit inattendus lors de l’exécution de l’exemple de conception IP de FPGA Ethernet triple vitesse F-Tile ?

En raison d’un problème dans la version 24.1 du logiciel Quartus® Prime Pro Edition, l’exemple de conception de la FPGA IP Ethernet triple vitesse F-Tile pour l’exemple de conception MAC Ethernet 10/100/1000 avec PCS 1000BASE-X/SGMII 2XTBI avec variante d’émetteur-récepteur FGT F-Tile, le ff_tx_clk et le ff_rx_clk doivent être réglés sur 100 MHz pour le FIFO 32 bits. Néanmoins, cette mise à jour n’a pas été reflétée dans les scripts TCL utilisés pour le calcul du débit. Par conséquent, des écarts de calcul de débit inattendus peuvent se produire lors de l’exécution de l’exemple de conception de l’IP FPGA Ethernet triple vitesse F-Tile pour l’exemple de conception MAC Ethernet 10/100/1000 avec PCS 1000BASE-X/SGMII 2XTBI avec la variante d’émetteur-récepteur F-Tile FGT.

Pour contourner ce problème dans la version 24.1 du logiciel Quartus® Prime Pro Edition, procédez comme suit :

1. Accédez au répertoire <répertoire des exemples de projet de conception>/hardware_test_design/hwtest/agx/2xtbi_pma/traffic_controller/mon
2. Ouvrez le fichier mon_inc.tcl dans un éditeur de texte approprié.
3. Modifiez la ligne suivante [Ligne 90] dans le fichier tcl.

DE:

set THRUPUT [format %2.2f [expr {1.25*$SUMBYTES/$SUMCYCLES}]]

À:

set THRUPUT [format %2.2f [expr {1.00*$SUMBYTES/$SUMCYCLES}]]

4. Enregistrez le fichier.

5. Exécutez l’exemple de conception dans le matériel en utilisant les fichiers de script modifiés dans la console système.

Ce problème devrait être résolu dans une prochaine version du logiciel Quartus® Prime Pro Edition.