ID de l'article: 000098507 Type de contenu: Dépannage Dernière révision: 07/12/2024

Pourquoi est-ce que je vois une incohérence de données de lecture dans le registre clk_tx_div_khz lors de la simulation de l’IP matérielle FPGA Ethernet F-Tile en activant l’option ETH_SIM_SPEED ?

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 24.1 du logiciel Quartus® Prime Pro Edition, vous pouvez voir une incompatibilité de données de lecture dans clk_tx_div_khz registre lors de la simulation de l’IP matérielle Ethernet F-Tile FPGA avec l’option d’activation ETH_SIM_SPEED .

    Ce problème ne se produit pas dans la simulation lorsque l’option ETH_SIM_SPEED n’est pas activée et il ne se produit pas avec le matériel.

    Résolution

    Ce problème devrait être résolu dans la future version du logiciel Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™ 7

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