ID de l'article: 000098506 Type de contenu: Errata Dernière révision: 05/04/2024

Pourquoi est-ce que je subis une perte de liaison après avoir appliqué une réinitialisation logicielle et avant que o_rx_pcs_ready ne soit disponible dans le Intel® FPGA Hard IP Ethernet F-tile Agilex™ 7 ?

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un comportement inattendu de la variante Agilex™ 7 F-tile Ethernet Intel® FPGA Hard IP 25G, il existe un décalage de fréquence entre o_clk_rec_div et o_clk_revc_div64. Par conséquent, vous observerez une perte dans la liaison pour une séquence de cyreset d’horloge et avant que o_rx_pcs_ready ne soit disponible dans la variante Ethernet Agilex™ F-Tile Ethernet Intel® FPGA Hard IP 25G.

    Résolution

    Ce problème devrait être résolu dans la future version du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™ 7

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