ID de l'article: 000098506 Type de contenu: Errata Dernière révision: 13/06/2025

Pourquoi est-ce que je subis une perte de liaison après avoir appliqué une réinitialisation logicielle et avant que o_rx_pcs_ready ne soit disponible dans l’IP matérielle Ethernet F-tile Agilex™ 7 ?

Environnement

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un comportement inattendu de la variante Agilex™ 7 F-tile Ethernet Hard IP 25G, il existe une inadéquation de fréquence entre o_clk_rec_div et o_clk_revc_div64. Par conséquent, vous observerez une perte dans la liaison pour une séquence de cyreset d’horloge, et avant que o_rx_pcs_ready ne soit disponible dans la variante Agilex™ F-Tile Ethernet Hard IP 25G.

Résolution

Ce problème est résolu à partir de la version 24.2 du logiciel Quartus® Prime Pro Edition.

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Cet article concerne 1 produits

FPGA et FPGA SoC Intel® Agilex™ 7

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