ID de l'article: 000098474 Type de contenu: Dépannage Dernière révision: 29/03/2024

Pourquoi une Intel® FPGA IP IOPLL avec reconfiguration dynamique activée ne se verrouille-t-elle pas pendant la simulation lorsque le port mgmt_clk est connecté à une horloge de sortie d’un autre Intel® FPGA IP IOPLL lors de l’utilisation d...

Environnement

    Logiciel de conception Intel® Quartus® Prime
    Outils de simulation Intel® FPGA
    FPGA Intel® IP pour reconfig IOPLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Pendant la simulation, un Intel® FPGA IP IOPLL avec reconfiguration dynamique activée peut ne pas se verrouiller lorsque le port mgmt_clk de la Intel® FPGA IP de reconfiguration PLL est connecté à une horloge de sortie d’un autre Intel® FPGA IP IOPLL dans Intel® Cyclone® périphériques 10. Ce comportement n’est visible que lors de la simulation et n’apparaît pas dans le matériel.

Résolution

Pour contourner ce problème, connectez le port mgmt_clk du Intel® FPGA IP de reconfig PLL à une horloge libre.

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