ID de l'article: 000098420 Type de contenu: Dépannage Dernière révision: 27/03/2024

Pourquoi la fréquence d’horloge de *usr_clk est-elle différente lorsque plusieurs instances de PHY Lite pour interfaces parallèles FPGA IP sont implémentées

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 23.3 et les versions antérieures du logiciel Quartus® Prime Pro Edition, la fréquence d’horloge de *usr_clk lorsque plusieurs instances du PHY Lite pour interfaces parallèles Agilex™ 7 FPGA IP sont implémentées est incorrecte, ce qui entraîne un résultat d’analyse de synchronisation incorrect.

    Résolution

    Pour contourner ce problème, procédez comme suit :

    1. Ouvrez *pin_map.tcl sous le dossier .../synth

    2. Modifiez la commande suivante :

    set pins(pll_ref_clock) $pll_ref_clock

    À

    set pins(pll_ref_clock) [get_pins -no_duplicates $pll_ref_clock]

    Ce problème a été résolu à partir de la version 23.4 du logiciel Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™ 7

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