En raison d’un problème dans la version 23.4 du logiciel Quartus® Prime Pro Edition, ce message d’erreur peut s’afficher lorsque vous disposez d’un fichier HDL Verilog/SystemVerilog qui mappe les ports d’entrée aux valeurs avec décimale directe. Par exemple : .input_signal ( 1 ).
Pour contourner ce problème, modifiez la valeur décimale directe à la syntaxe « valeur de base<>. Par exemple : remplacez .input_signal ( 1 ) par .input_signal ( 'b1 ).
Ce problème devrait être résolu dans une prochaine version du logiciel Quartus® Prime Pro Edition.