ID de l'article: 000098408 Type de contenu: Dépannage Dernière révision: 02/08/2024

Pourquoi le port o_p0_rx_hi_ber de l’IP multidébit Ethernet F-Tile FPGA affirme-t-il après l’AN/LT et le DR du profil 100GE-4 au profil 2x50GE-1 lors de la simulation de la suite de reconfiguration dynamique F-Tile FPGA de l’exemple de conc...

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 23.4 et ultérieure du logiciel Quartus® Prime Pro Edition, le port o_p0_rx_hi_ber de l’IP du FPGA F-Tile Ethernet Multirate peut affirmer après l’apprentissage de l’auto-négociation et des liaisons (AN/LT) et la reconfiguration dynamique (DR) du profil 100GE-4 au profil 2x50GE-1 dans la simulation de la suite de reconfiguration dynamique F-Tile FPGA exemple de conception IP.

    Ce problème n’affecte pas l’exemple de conception dans le matériel.

    Résolution

    Ce problème est résolu à partir de la version 24.2 du logiciel Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™ 7

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