ID de l'article: 000098406 Type de contenu: Dépannage Dernière révision: 12/11/2024

Pourquoi mon partenaire de liaison signale-t-il des erreurs de bits RX de la variante IP du PMA/FEC Direct PHY FPGA F-Tile alors que le paramètre « Tx Tile Interface Fifo Mode » est défini sur « Register » ?

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 23.3 et ultérieure du logiciel Quartus® Prime Pro Edition, votre partenaire de liaison peut signaler avoir reçu des erreurs binaires de l’IP F-Tile PMA/FEC Direct PHY FPGA lorsque le paramètre Tx Tile Interface Fifo Mode est défini sur « Register ».

    Résolution

    Pour contourner ce problème, effectuez les lectures et écritures suivantes sur le bus reconfig_pdp de l’adresse IP :

    1. Lire les 0x6000 de registre pour tous les canaux de l’IP.
    2. Ecrire les bits [10:9] du registre sur 2'b10. Laissez tous les autres bits du registre inchangés (effectuez une écriture, une lecture et une modification)

    Ce problème devrait être résolu dans une prochaine version du logiciel Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™ 7

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