Pourquoi le paramètre « pll_slf_rst » est-il défini sur false lorsque la réinitialisation automatique PLL est activée dans l’IP PLL FPGA des appareils Stratix® V/Arria® V/Cyclone® V ?

Dans la version 23.1 et antérieures du logiciel Quartus® Prime Standard Edition, vous pouvez voir le paramètre pll_slf_rst est défini sur false dans la section Analyse et synthèse du rapport de compilation dans les conceptions ciblant les périphériques Stratix® V/Arria® V/Cyclone® V, même si la fonction de réinitialisation automatique PLL est activée dans l’IP du FPGA PLL.

La fonction de réinitialisation automatique PLL FPGA IP dans les appareils Stratix® V/Arria® V/Cyclone® V est activée pendant l’étape de montage. Il ne repose pas sur le paramètre RTL pll_slf_rst. Vous pouvez ignorer pll_slf_rst dans la section Analyse et synthèse du rapport de compilation.

Pour vérifier si la réinitialisation automatique PLL est activée dans le logiciel Quartus® Prime Standard Edition version 22.1 et antérieure, procédez comme suit :

1. Ouvrez le Intel® FPGA IP PLL instancié dans MegaWizard.
2. Passez à l’onglet Paramètres avancés.
3. Vérifiez la valeur du paramètre PLL Auto Reset.

Pour vérifier si la réinitialisation automatique PLL est activée dans le logiciel Quartus® Prime Standard Edition version 23.1, procédez comme suit :

1. Ouvrez le rapport de compilation.
2. Ouvrez le rapport Résumé de l’utilisation de PLL dans la section Fitter.
3. Vérifiez la valeur de IOPLL Self RST.