En raison d’un problème dans la version 23.4 du logiciel Quartus® Prime Pro Edition, vous pouvez rencontrer de grandes violations de synchronisation sur les chemins d’un registre dans une cellule d’E/S vers un registre dans le cœur. Le problème se produit parce que l’outil sous-estime le délai entre la périphérie et le noyau.
Ce problème se produit uniquement dans les conceptions ciblant les appareils Agilex™ 5 FPGA.
Pour contourner ce problème, utilisez une région de verrouillage logique pour contraindre le ou les registres centraux proches de la cellule d’E/S. Les solutions alternatives utilisent une contrainte temporelle excessive ou augmentent l’effort du monteur.
Ce problème devrait être résolu dans une prochaine version du logiciel Quartus® Prime Pro Edition.