ID de l'article: 000098255 Type de contenu: Dépannage Dernière révision: 15/03/2024

Pourquoi une Intel® FPGA IP IOPLL avec reconfiguration dynamique activée ne se verrouille-t-elle pas pendant la simulation lorsque le port mgmt_clk est connecté à une horloge de sortie d’un autre Intel® FPGA IP IOPLL lors de l’utilisation d...

Environnement

  • Logiciel de conception Intel® Quartus® Prime
  • Outils de simulation Intel® FPGA
  • FPGA Intel® IP pour reconfig IOPLL

    • OS Independent family

    BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Pendant la simulation, un Intel® FPGA IP IOPLL avec reconfiguration dynamique activée peut ne pas se verrouiller lorsque le port mgmt_clk de l’Intel FPGA IP de reconfiguration PLL est connecté à une horloge de sortie d’un autre Intel® FPGA IP IOPLL dans Intel® Arria® périphériques 10. Ce comportement n’est visible que pendant la simulation et n’apparaît pas dans le matériel.

    Résolution

    Pour contourner le problème, connectez le port mgmt_clk sur la configuration PLL Intel® FPGA IP à une horloge libre.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Arria® 10

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