Pourquoi l’IP Ethernet E-Tile pour l’exemple de conception de FPGA Agilex™ 7 génère-t-elle des erreurs lors de la compilation ?

En raison d’un problème dans le logiciel Quartus® Prime Pro Edition v23.2, un échec de compilation se produira après la génération de l’exemple de conception Ethernet E-tile IP pour Agilex™ 7 FPGA avec les options suivantes :

1. définir Core Variant sur n’importe quelle option autre que la reconfiguration dynamique ;
2. cochez la case Activer ANLT ;
3. définir Core Variant sur Dynamic Reconfiguration ;
4. générer l’exemple de conception ;

La compilation échouera avec les messages d’erreur suivants :

Erreur(13264) : Impossible de résoudre plusieurs pilotes constants pour net « sl_csr_rst_dr_cpu[3] » à ex_100G_alt_ehipc3_fm_2410_zfihiqq.sv(2284)

Erreur(13265) : pilote constant à ex_100G_alt_ehipc3_fm_2410_zfihiqq.sv(3715)

Erreur(16186) : Impossible d’élaborer la hiérarchie utilisateur de niveau supérieur

Erreur : Échec du flux : ERREUR : Échec de l’élaboration pour la ou les partitions « | »

Pour contourner ce problème, assurez-vous que l’activation d’ANLT n’est pas définie avant de définir Core Variant sur Dynamic Reconfiguration, puis générez un exemple de conception.

Les options d’activation ANLT et de reconfiguration dynamique s’excluent mutuellement et ne doivent pas être activées en même temps.

Ce problème a été corrigé dans le logiciel Quartus® Prime Pro Edition version 24.1.