ID de l'article: 000098148 Type de contenu: Messages d'erreur Dernière révision: 07/12/2024

Erreur(18957) : Le signal ~GND est contraint d’être routé localement vers le port CLK0 sur la destination XXXX|auto_fab_0|alt_sld_fab_0|*|sld_signaltap_inst|*|altera_syncram_impl1|ram_block2a0, mais ce signal doit être acheminé via le résea...

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 23.2 et les versions ultérieures du logiciel Quartus® Prime Pro Edition, vous pouvez voir cette erreur lors de la compilation d’une conception de reconfiguration partielle (PR) avec Signal Tap ciblant un appareil FPGA Agilex™ 7 série F/I.

    Résolution

    Pour contourner ce problème, procédez comme suit :

    1. Ouvrez le fichier signal tap.
    2. Naviguez jusqu’au volet Configuration du signal . Sous sélection du type de RAM , 3 options seront disponibles (Auto, M20K et MLAB).

    image

    1. Définissez le type de RAM sur MLAB comme indiqué dans la figure ci-dessous :

    1. Enregistrez le fichier signal tap et exécutez la compilation complète.

    Note: Cette restriction ne s’applique pas aux appareils de production Agilex™ 7 série M.

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Intel® Agilex™ série F
    FPGA et FPGA SoC Intel® Agilex™ 7 série I

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